[发明专利]在交错式ADC中校准定时、增益和宽带失配的方法及设备

说明书

相关申请的交叉引用

本申请根据35U.S.C.§119(e)请求2011年11月14日提交的美国临时专利申请No.61/559,335的优先权，该申请的内容在此通过引用以其整体并入本文。

背景技术

在交错式模数转换器(ADC)中，多个转换级并行连接至输入信号。激活这些级的定时由每个级的时钟输入控制。通常，至少利用具有不同定时的时钟信号来控制这些级。按照这样的方式，这些级能够处理相同输入信号的不同时间片段。每个级的数字输出随后组合以形成ADC的总输出，该总输出表示ADC的输入的数字近似。图1示出了传统交错式ADC的框图。三个级100/110/120并行连接至输入Vin。每个级形成交错式通道。出于示例的目的，仅仅前两个通道和最后一个(第N个)通道被示出。然而，交错式ADC可具有任意数量的通道。第一级100可包括ADC10(也称为“闪存”)以及乘法数模转换器(MDAC)50。MDAC50包括数模转换器(DAC)20和放大器30。Vin被输入至ADC10以产生对DAC20的数字输入，DAC20继而将ADC10的数字输出转换回模拟信号。随后从Vin中减去DAC20的模拟输出，而且得到的输入被输入至放大器30以产生模拟输出电压VO1，其可被用作下一级的输入，如果通道是流水线通道(未示出)。然而，流水线是可选的，而且在另一实施例中，级100可直接产生数字输出而不需要MDAC，这是因为没有其它级可连接至级100。这些级100/110/120可包括类似的组件，而且利用级100，级110和120也可以是流水线的形式。每个级100/110/120由各个时钟输入(Clock1，Clock2和Clock3)控制以形成与ADC的其它通道并行操作的交错式通道。

时钟输入的定时配置可变化。例如，Clock1和Clock2可能有相位偏移，这样级2之后的下一级(未示出)可连接至与Clock1同相的时钟，由此时钟的相位以连续的方式交替。在另一实施例中，每个时钟可在不同相位上操作。其它配置也是可行的。

交错式ADC是有利的，因为通过并行处理输入的不同部分，ADC的有效采样率增大而不是必须采用更快的时钟输入。然而，交错式ADC对不同级的相对定时之间的失配(被称为定时或相位失配)之类的定时问题很敏感。当级不在正确的时间操作时，具体地当一个通道的级相对于另一通道的级时间失配时，所得到的ADC输出将不精确。

影响交错式ADC的精度的其它类型的失配包括增益失配和带宽失配，它们的关联在于带宽失配产生增益失配以及定时失配。由于每个级都是RC电路(阻性元件R对应于操作来在操作的采样和保持相位之间切换的开关的电阻，而且电容性元件C对应于用于对提供给级的输入进行采样的采样电容器)这一事实而导致带宽失配。因此，每个级具有影响输入在被级处理时所经历的延迟的RC时间常数，而且级的输出取决于该时间常数。当交错式级的时间常数偏离另一交错式级的时间常数时出现带宽失配，由此该级中输入得到的增益偏离另一级的增益。带宽失配导致增益及相位失配，因此带宽影响了采样信号的幅度和相位。该级中对信号进行采样或保持的定时也可能随着带宽失配而改变。带宽失配的程度取决于输入的频率并且在高频下比在低频下更严重。

发明内容

本发明的示例实施例实现了交错式ADC中定时、增益和带宽失配的下降。在示例实施例中，随机或伪随机抖动被注入交错式ADC中的所选通道，而且关联算法被采用来基于总ADC输出估计注入的抖动在传播通过通道时所经历的增益。针对多个通道重复抖动注入和增益估计，而且增益估计被比较以确定通道是否彼此失配。如果判断通道是失配的，则利用模拟和/或数字技术来调节至少一个通道以减小失配。

附图说明

图1示出了传统交错式ADC的框图。

图2示出了根据本发明的用于校准定时、增益和带宽失配的示例性系统。

图3a示出了适合与本发明的校准方法一起使用的示例性抖动注入电路。

图3b示出了适合与本发明的校准方法一起使用的另一示例性抖动注入电路。

图4示出了根据本发明的用于校准定时、增益和带宽失配的示例性方法。

具体实施方式