[发明专利]高速缓存一致性计算机系统中未缓存的短地址转换表

说明书

优先权信息

本发明要求2011年11月2日由Yolin Lih递交的发明名称为“高速缓存一致性计算机系统中未缓存的短地址转换表”的美国临时专利申请61/554,742的在先申请优先权，该在先申请的内容以引入的方式并入本文本中。

关于联邦赞助的研究或开发的声明

不适用。

缩微平片附件的引用

不适用。

背景技术

内存管理单元(MMU)是负责处理数据处理系统中中央处理器(CPU)的内存存取请求的组件。MMU通常驻存在数据处理系统的随机存取存储器(RAM)中。CPU在请求内存数据时为MMU提供虚拟内存地址，MMU则负责将虚拟内存地址转换为与实际物理内存位置对应的物理内存地址。为实现上述转换目的，MMU通常会查询缓存的旁路转换缓冲区(TLB)。TLB是完整页面地址表的一部分，可以随时间变化而变化。完整地址表通常驻存在主内存中。TLB随着时间变化而变化，因此，在具有多个MMU的多处理器系统中，可能会因为每个MMU均具有自己的TLB且各TLB可能包含不同的表项而产生高速缓存一致性问题。而且，由于TLB仅包括完整页面地址表的一部分，所以CPU的一些内存请求可能会导致缓存命中失败。此时，MMU必须查询完整页面地址表，因而导致时延增加。

此外，MMU还负责保护RAM中的数据页面，在CPU的请求特权级别不够高时阻止或拒绝CPU对数据的存取，从而阻止未授权读取和/或修改RAM中的数据。页面转换表不仅包含用于将虚拟地址转换为物理地址的表项，还包含与各虚拟地址相关联的特权级别。TLB中包含虚拟地址的一部分和特权级别关联关系。MMU将核查TLB，确定存取与虚拟地址相关联的数据所需的特权。然而，由于TLB中不包含完整页面转换表，所以存在一种可能性，即MMU在未额外查询完整转换表时将无法确定该数据请求是否获得授权。如果必须查询完整页面转换表，则会增加确定数据请求是否获得授权的时间。而且，与地址转换情况相同，TLB的高速缓存一致性问题还会降低MMU执行其页面保护机制的性能。

发明内容

本发明一实施例公开了一种网络单元，包括处理器和耦接到所述处理器的RAM组件，其中，所述RAM组件包括MMU和数据RAM，所述MMU包括用于将从所述处理器接收到的虚拟内存地址转换为物理内存地址的完整页面地址表，所述完整页面地址表大体上是静态的。

本发明另一实施例公开了一种读取RAM数据的方法，包括：MMU接收来自处理器的内存存取命令，其中，所述内存存取命令包括虚拟内存地址；所述MMU通过查询RAM中包含的完整转换表，至少将所述虚拟内存地址的第一部分转换为物理内存地址的第一部分，其中，所述完整转换表包括大体上处于静态的表项。

本发明再一实施例公开了一种数据处理系统中的RAM组件，包括MMU和耦接到所述MMU的完整章节地址表，其中，所述MMU用于通过查询所述完整章节地址表，将虚拟内存地址转换为物理内存地址，所述完整章节地址表是未缓存的、大体上静态的。

通过下述具体实施方式并结合附图说明和权利要求，将会更加清楚地理解这些特征及其他特征。

附图说明

为更全面地理解本发明，下面结合具体实施方式对附图作简要说明，其中，相同的附图标记表示相同的部件。

图1为一种可以是任意通过网络进行数据传输和处理的设备的网络单元的示例性实施例示意图；

图2为一种通过TLB将虚拟地址转换为物理地址的方案示意图；

图3为本发明实施例提供的一种可在MMU中实现的完整页面地址表的示意图；

图4为本发明实施例提供的一种通过MMU实现完整页面地址表的RAM内存模块的缓存框图；

图5为本发明实施例提供的一种检索内存数据的方法流程图；

图6为本发明实施例提供的一种维护RAM中完整页面地址表的方法流程图。

具体实施方式

首先应当理解的是，虽然下文提供了一个或多个实施例的示意性实施方式，所公开的系统和/或方法可以通过多种当前已知或存在的技术实现。本发明不受限于下文所述的示意性实施方式、附图和技术，包括此处示出和描述的示例性设计和实施方式，即可在所附权利要求的范围及其等同要求的全部范围内进行修改。