[发明专利]半导体装置以及制造半导体装置的方法

说明书

技术领域

本发明涉及一种半导体装置以及制造所述半导体装置的方法。特别地，本发明涉及提高具有使用沟槽型电极的半导体结构（诸如MOSFET结构、IGBT结构或二极管结构）的半导体装置的耐受电压的技术。

背景技术

已经研发了构造起到半导体装置的作用的半导体结构（诸如MOSFET、IGBT或二极管）的技术，在所述半导体装置的半导体衬底中，第一导电型（例如P型）的体区域层叠在第二导电型（例如N型）的漂移区的表面上。在这种半导体类型的半导体装置中，可以使用沟槽型电极。在这点上，存在一种已知技术：通过增加填充每个沟槽的底部的绝缘膜的厚度从而缓和所述沟槽的底部中的电场而提高半导体装置的耐受电压并且抑制或防止半导体装置的击穿。在例如公开号10-98188（JP10-98188A）的日本专利申请中，公开了上述的现有技术。

然而，在JP10-98188A的半导体装置中，当高于允许施加至沟槽的底部中的厚绝缘膜的可允许电场的电场施加至绝缘层时，击穿也可能发生。在这种情况下，载流子会通过沟槽型电极的栅极氧化膜流入栅电极中，并且会影响栅极绝缘膜。

发明内容

本发明提供一种使用沟槽型电极的半导体装置，所述半导体装置构造为使得击穿的发生对半导体装置的栅极绝缘膜的影响降低。

根据本发明的第一方案的半导体装置包括：半导体衬底，其包括：体区域，其为第一导电型；漂移区，其为第二导电型，所述体区域层叠在所述漂移区的表面上或该表面上方；沟槽，其从所述半导体衬底的表面延伸穿过所述体区域进入所述漂移区；以及源极区域，其为所述第二导电型，所述源极区域被定位为在暴露于所述半导体衬底的所述表面的范围内与所述沟槽邻接，所述源极区域通过所述体区域而与所述漂移区隔离；源电极，其电连接至所述源极区域；漏电极，其形成在所述半导体衬底的后表面上；特定层，其被配置在所述沟槽的底部上，并且具有在所述特定层与所述漂移区之间的接合部分处形成耗尽层的特性；绝缘层，其覆盖所述特定层的上表面和所述沟槽的侧壁；栅电极，其形成在覆盖有所述绝缘层的所述沟槽内；以及导电部，其在所述半导体衬底的深度方向上沿着所述沟槽的所述侧壁形成在所述沟槽的所述侧壁的一部分上，所述导电部具有第一端部和第二端部，其中所述第一端部被接合至所述特定层，且所述第二端部到达所述半导体衬底的所述表面，所述导电部连接至所述源电极。

根据本发明的第一方案，特定层形成在沟槽的底部。在操作中，在所述特定层与所述漂移区之间的接合部分处形成耗尽层，并且经由导电部连接至源电极的特定层和漂移区起到二极管的作用。特定层与漂移区之间的接合部分被定位在比漂移区与体区域之间的分界面更低的水平处。利用此布置，能够缓和沟槽的底部处的电场。而且，利用此布置，当在漏电极与源电极之间施加高电场时，在特定层与漂移区之间的接合部分设计成比覆盖沟槽的内壁的绝缘层更早被击穿。因为在击穿时产生的载流子被控制从特定层逃逸至源电极，所以覆盖沟槽的内壁的绝缘层极少可能或不可能受击穿影响。

而且，因为特定层被设计成起到二极管的作用，所以能够制造集成二极管类型的半导体装置。也就是说，能够制造其中晶体管和二极管被集成在半导体衬底的深度方向上的半导体装置。因此，与其中晶体管和二极管被集成在半导体衬底的平面方向上的半导体装置（即，其中晶体管和二极管被形成在同一平面上的半导体装置）相比较，能够降低芯片面积。

在根据本发明的第一方案的半导体装置中，特定层可以是金属层，并且在所述特定层与所述漂移区之间的所述接合部分处可以形成肖特基结。

利用上述布置，特定层和漂移区能够起到肖特基势垒二极管的作用。与使用具有PN结型二极管的情况相比较，肖特基势垒二极管的使用导致前向方向上的电压降的减少和开关速度的增加。

在根据本发明的第一方案的半导体装置中，所述导电部可以是与所述特定层的金属层相同的金属层。

利用上述布置，能够简化制造半导体装置的过程。

在根据本发明的第一方案的半导体装置中，所述导电部可以由第一导电型的半导体区域形成，并且所述导电部的第一端部可以被接合至作为所述金属层的特定层。