[发明专利]用于半导体整合的不敏感干法移除工艺

说明书

相关申请案的交叉引用

此申请是2012年9月21日提交的、题为“INSENSITIVE DRY REMOVAL PROCESS FOR SEMICONDUCTOR INTEGRATION(用于半导体整合的不敏感干法移除工艺)”的美国专利申请No.13／624,693的PCT申请，并且涉及并要求2011年9月26日提交的、题为“INSENSITIVE DRY REMOVAL PROCESS FOR SEMICONDUCTOR INTEGRATION(用于半导体整合的不敏感干法移除工艺)”的美国临时专利申请No.61／539,270号的权益，上述两个申请出于所有目的通过整体引用结合于此。

背景

半导体处理通常包括多个不同的制造步骤。在当前技术下，可例行地在纳米尺寸上形成电路部件且需要敏感性制造技术。举例而言，在替换式金属栅极(“RMG”或“后栅极(gate last)”)处理中，可能需要在基板上的非牺牲材料的存在的情况下移除位于沟槽中或位于半导体基板上的另一特征结构中的牺牲材料。用于移除第一材料的蚀刻技术可能将第一材料与第二材料两者暴露于蚀刻剂，蚀刻剂可能会移除牺牲材料与非牺牲材料两者。若在移除牺牲材料之前移除太多或所有的非牺牲材料，则可能会弄坏基板。

由于后栅极处理可包括在已经沉积非牺牲膜之后的牺牲材料移除，因此需要精细与受控制的蚀刻技术。虽然有多种蚀刻技术可用，但很少有蚀刻技术提供的移除可对位于半导体基板上的膜的类型与质量两者负责。举例而言，利用氟化氢溶液的湿法移除可用于多种类型的膜或氧化物移除。然而，这些溶液对已经沉积的材料的密度或质量敏感，且这些溶液可能会移除太多的非牺牲材料。在某些实施例中，湿法蚀刻将会以比较高质量的膜快高达40倍的速率移除较低质量的膜。若较低质量的膜是非牺牲的，则湿法蚀刻移除可能无法在移除太多(若非全部)的非牺牲层之前移除牺牲层。

因此，持续需要在非牺牲膜存在的情况下移除牺牲膜的技术与产物。本发明技术解决这些需求与其它需求。

简要概述

本发明技术提供从半导体基板的表面移除介电材料的方法，所述方法实质上对被移除的材料的质量不敏感。藉由应用在实质上相似速率下蚀刻氧化物的干法蚀刻剂气体的组合，可在较低膜质量的非牺牲膜存在的情况下移除较高膜质量的牺牲膜。

揭露沉积介电层以及从半导体基板的表面蚀刻介电层的方法。方法可包括沉积第一介电层，第一介电层具有HF水溶液中的第一湿法蚀刻速率。方法亦可包括沉积第二介电层，第二介电层在沉积之后最初可为可流动的，且第二介电层可具有HF水溶液中的第二湿法蚀刻速率，第二湿法蚀刻速率高于第一湿法蚀刻速率。方法可进一步包括用蚀刻剂气体混合物蚀刻第一介电层与第二介电层，其中第一介电层与第二介电层的蚀刻速率比率比HF水溶液中的第二湿法蚀刻速率与第一湿法蚀刻速率的比率更接近1。

技术的实施例亦包括移除半导体基板的表面上的介电材料的方法。方法可被用于后栅极工艺，且方法可包括在基板上沉积第一介电材料以产生第一质量的介电层，第一质量的介电层具有HF水溶液中的第一湿法蚀刻速率。亦可沉积第二介电材料，且第二介电材料在沉积之后最初可为可流动的。可固化第二介电材料以产生第二质量的第二介电层，第二质量的第二介电层具有HF水溶液中的第二湿法蚀刻速率，第二湿法蚀刻速率大于第一湿法蚀刻速率。方法亦可包括用干法蚀刻剂气体混合物蚀刻第一介电层与第二介电层，其中用干法蚀刻剂气体混合物蚀刻的第一介电层与第二介电层的蚀刻速率比率比HF水溶液中的第二湿法蚀刻速率与第一湿法蚀刻速率的比率更接近1。

在后续描述中提出额外实施例与特征的部分，且本领域技术人员在查看本说明书后和／或藉由实施所揭露方法可得知额外实施例与特征结构的部分。可藉由本说明书中描述的仪器设备、组合和／或方法理解与达成所揭露工艺与方法的特征与优点。

附图简述

图1图示已经执行假栅极(dummy gate)移除工艺于基板上的基板的横剖面图。

图2图示根据揭露方法的蚀刻工艺的流程图。

图3图示根据揭露方法的蚀刻工艺的流程图。

图4图示已经在基板上执行根据本方法的蚀刻工艺的基板的横剖面图。

图5A图示湿法凹陷蚀刻工艺的TEM图像。

图5B图示已经在基板上执行根据揭露方法的蚀刻工艺的基板的TEM图像。

详细描述