[发明专利]到多线程处理器的低等待时间两级中断控制器接口

说明书

技术领域

所揭示的实施例是针对用于处置处理器中的中断的技术。更明确地说，示范性实施例是针对用于减少为多线程处理器配置的两级中断控制器中的中断等待时间的系统和方法。

背景技术

处理系统通常支持中断机制，其中中断可异步地停止或挂起处理器的当前执行线程或指令流，使得所述中断可得到服务。中断可从各种来源产生，包含芯片上或芯片外的外部装置。中断也可在处理器或CPU内在内部产生，例如从多线程处理器中的一个或一个以上线程产生。

为了服务中断，接收到所述中断的处理器可执行中断服务例程(ISR)。每一中断可包含与所述中断相关联的特定ISR。因为中断可从各种来源接收，因此通常使用中断控制器来处置以下任务：接收中断、确定若干未解决中断之中的优先权以及跟踪待决中断的状态，使得可确定处理器对处理新中断的可用性。为了跟踪中断和相关联的来源与ISR，此项技术中已知向量化中断控制器(VIC)是用来跟踪与每一中断相关联的向量化地址，使得可使VIC能够向服务中断的处理器提供相关联ISR。

在经配置以并行执行两个或两个以上线程的多线程处理器的情况下，可动态地或静态地将优先级指派给线程，以便中断控制器确定为了服务中断，应中断哪一线程。第一级或L1中断控制器可例如经配置以处置与处理器核(例如，多线程处理器)有关的中断。第二级或L2中断控制器可例如经配置以处置来自外部装置的中断或全局范围上的中断。L2中断控制器可通过系统总线(例如AHB/AXI)与L1中断控制器通信，以相应地将中断从L2中断控制器引导到L1中断控制器。两级中断控制器(例如L1和L2中断控制器)可在处理系统中有若干其它应用，如所属领域的技术人员将认识到。

参看图1，提供两级中断控制器的常规实施方案。L2中断控制器102可经由总线108将中断传送到L1中断控制器104，L1中断控制器104可附接到核106。如图所示，核106仅与L1中断控制器104而不是L2中断控制器102直接通信。最初，L1中断控制器104可接收来自L2中断控制器102的第一中断。其后，可例如基于处理器资源，以两种方式中的一种来处置后续中断的处理。

在第一情形中，在接收到第一中断后，核106可立即通过L1中断控制器104将核106为新中断准备好的指示提供给L2中断控制器102。如果第二中断正在L2中断控制器102处待决，那么L2中断控制器102可接着向处理器核发送第二中断。举例来说，如果核106配置为多线程处理器，那么第一中断可由多线程处理器的第一线程服务，且第二线程可处于等待(WAlT)状态，并可用于处理第二中断。在此例子中，在处理器核接收到第一中断之后，多线程处理器可立即例如经由L1中断控制器104向L2中断控制器102提供L2中断控制器102可发送第二中断的指示。

或者，在第二情形中，核106可向L2中断控制器102提供推迟发送任何新中断直到以后时间点为止或直到得到进一步通知为止的指示。再次，如果核106配置为多线程处理器，那么所有线程可能均在忙，且与处理器核相关联的实时操作系统(RTOS)可能需要时间延迟，以便确定要中断哪一线程。举例来说，RTOS可确定哪一硬件线程正在运行具有最小优先级的软件线程，并将所述线程指定为最低优先级软件线程，使得L1中断控制器104可将第二中断从L2中断控制器102引导到最低优先级软件线程。最低优先级软件线程的确定可招致显著的时间延迟，且对应地，可处理中断的速率遭受降级。

此外，在常规数据处理系统中，关于中断的信息(例如与中断的ISR相关联的向量化地址)经由高级微控制器总线架构高性能总线(AHB)在L2中断控制器102与L1中断控制器104之间传送。与读取AHB以便检索以上信息相关联的进程可将显著的延迟加到中断等待时间，且因此进一步影响处理中断的速率。

为了减轻前面提到的与常规中断处置相关联的问题，此项技术中需要包含低等待时间两级中断控制器的解决方案。

发明内容

本发明的示范性实施例是针对用于减少为多线程处理器配置的两级中断控制器中的中断等待时间的系统和方法。

举例来说，示范性实施例是针对一种用于减少中断等待时间的方法，其包括：将第一中断和第一向量识别符从第二中断控制器传送到第一中断控制器；在所述第一中断控制器处处理所述第一中断和第一向量识别符；将经处理的中断从第一中断控制器发送到核中的线程；确定所述核何时准备好接收第二中断；以及将指示所述核准备好接收第二中断的指令从所述核发送到第二中断控制器。