[发明专利]可变频率比率多相位脉冲宽度调制产生

说明书

技术领域

本发明一般来说涉及脉冲宽度调制信号的产生，且更特定来说涉及在频率范围内维持相位关系的脉冲宽度调制信号的群组的产生。

背景技术

电力转换应用正变得越来越复杂以(举例来说)通过使用频率可变且相对于彼此相移的脉冲宽度调制(PWM)信号输出阵列来改进其电力转换效率。此PWM信号组合经常在谐振开关模式电力转换电路中用以改进其电力转换效率。本技术的多相位、可变频率PWM产生电路在周期、相位偏移及工作循环的特定持续时间内起作用。当PWM脉冲频率变化时，必须针对每一PWM循环重新计算及更新前述PWM参数的值，此需要大量处理电力及速度来执行所需计算。这些经相移PWM信号也可与外部同步信号同步。然而，如果同步信号周期及/或相位广泛地变化，那么同步可产生问题，例如，短小脉冲、丢失循环、失控工作循环等。

当使用模拟PWM信号产生时，难以产生在宽广频率范围内操作的多相位PWM信号，且本技术的标准数字PWM信号产生以不适合于可变频率操作的固定频率操作。

发明内容

期望能够产生依据PWM信号频率的周期维持其工作循环及相位关系的经相移PWM信号群组。因此，需要产生以比率方式表现以便大大简化并减少在PWM系统中使用的处理器的计算工作负载的多相位PWM控制信号的能力。频率缩放应能够使用固定时钟频率来准许到数字处理(例如，微控制器、系统)中的容易集成。也期望能够在不产生前述问题的情况下准确且可靠地使经相移PWM信号群组与外部同步信号同步。

根据本发明的教示，“断续”计时/计数借助基于累加器电路周期性地删除(跳过)至PWM产生电路的时钟脉冲的电路或基于累加器电路周期性地抑制PWM计数器的计数的电路来实施。丢失的时钟脉冲或丢失的计数致使PWM产生电路的时基较慢地操作，因此降低有效PWM频率。通过使PWM产生器的时钟脉冲/计数的速率变化，使得所得PWM输出的频率变化且也使得相位偏移及循环按比例(成比率地)变化。然而，此类型的“断续”计时/计数的一个缺陷是必须减小比例因数以增加PWM周期、工作循环、相位等。此相反关系是不合意的。

可通过使用可编程模运算产生到PWM产生逻辑的计数启用脉冲流来克服前述缺陷。计数启用信号的逻辑“1”与逻辑“0”比率确定用于相关联PWM产生电路的时基缩放量。与用于相关联PWM产生电路的基于“累加器”的缩放相比，此实施例不使用通常为“全部逻辑1”的固定翻转计数值。

前述累加器缩放方法需要比例因数在值上增加以减小PWM时间周期。代替使用“翻转”的累加器，比较累加器的内容与第二缩放值。当累加器的内容超过此第二缩放值时，将累加器的内容减小所述第二缩放值且产生(生成)时基“计数启用”。此操作类似于通过连续减法执行除法。通过使用可编程累加器阈值，消除对除法计算的需要。同步信号时间周期的自动捕获也可允许PWM产生的自动缩放以匹配外部同步信号。因此，将消除严重失真的PWM信号。

根据本发明的特定实例性实施例，一种用于控制可变频率比率脉冲宽度时钟信号的设备包括：减法器758，其具有用以产生计数启用信号772的正负号输出，其中当所述减法器758的第一输入处的第一值等于或大于第二输入处的第二值时断言所述计数启用信号772；累加器764，其具有耦合到包括处于特定频率的多个时钟脉冲的时钟信号的时钟输入；加法器766，其具有耦合到所述累加器764的输入的输出；多路复用器768，其具有耦合到所述加法器766的第二输入的输出、耦合到所述累加器764的输出的第一输入、耦合到所述减法器758的差输出的第二输入及耦合到所述减法器758的所述正负号输出的控制输入；分子寄存器770，其具有耦合到所述加法器766的第一输入的输出，其中所述分子寄存器770存储分子值；及分母寄存器762，其具有耦合到所述减法器758的所述第二输入的输出，其中所述分母寄存器762存储分母值；其中在每一时钟脉冲处将所述分子值与所述累加器764中的值相加直到所述减法器758确定所述累加器764中的所述值等于或大于所述分母寄存器762中的所述分母值为止，接着从所述累加器764中的所述值减去来自所述减法器758的所述输出的所得差，借此所述累加器764中的所述值保持在零与所述分母寄存器762中的所述值之间。