[发明专利]用于生长III-V外延层的方法

权利要求书

1.一种制造半导体结构的方法，包括

-提供衬底，例如Si、SiGe、Ge、绝缘体上的Si、绝缘体衬底上的Ge、及其组合，优选地是诸如<111>Si衬底等的Si衬底，

-在所述衬底的顶部提供外延半导体缓冲层，例如诸如III氮化物层等的III-V缓冲层，由此获得在所述缓冲层和所述衬底之间的导电界面；

-在所述导电界面处且部分地在所述衬底中，形成一个或多个局部电绝缘，以便阻断在所述导电界面处的电流；以及

-把所述一个或多个局部电绝缘与设备放置在一起，以使得至少一个所述局部电绝缘中定位在所述设备的高电压端和低电压端之间。

2.如权利要求1所述的方法，其特征在于，通过浅槽隔离（STI）、LOCOS、杂质注入、深槽蚀刻、及其组合形成所述一个或多个局部电绝缘。

3.如权利要求1或2所述的方法，其特征在于，优选地以规则图案来形成所述一个或多个局部电绝缘。

4.如权利要求1或2或3所述的方法，其特征在于，所述一个或多个局部电绝缘为25nm–2.5μm宽，优选地为50nm–1.5μm宽，更优选地为100nm–1μm宽，例如200-500nm宽，和/或其中，在所述一个或多个局部电绝缘之间的间隔是0.2μm–20μm宽，优选地为0.5μm–10μm宽，更优选地为1μm–5μm宽，和/或其中，所述一个或多个局部电绝缘的所述规则图案的周期小于从栅极到漏极的距离，其中，周期和距离处于相同平面内。

5.如权利要求3或4所述的方法，其特征在于，还包括

将由所述一个或多个局部电绝缘形成的所述图案与所述设备放置在一起，以使得所述设备的所述栅极被定位在所述图案的垂直上方。

6.如任何先前权利要求所述的方法，其特征在于，还包括

将所述一个或多个局部电绝缘与所述设备放置在一起，以使得至少一个所述局部电绝缘定位在所述设备的所述栅极和漏极之间。

7.如任何先前权利要求所述的方法，其特征在于，在形成一个或多个局部电绝缘前，用一个或多个保护层覆盖所述缓冲层，所述保护层例如诸如GaN、AlN和AlGaN等的III-V层、SiN层及其组合。

8.如权利要求7所述的方法，其特征在于，所述一个或多个保护层是施加在所述缓冲层上的GaN、施加在所述GaN层上的AlN、和施加在所述AlN层上的SiN层的层叠。

9.如权利要求1-8中的任何所述的方法，其特征在于，在再生长前移除、优选地有选择地移除所述一个或多个保护层。

10.如权利要求1-9中的任何所述的方法，其特征在于，所述隔离形成表面，在移除所述保护层之前，诸如通过CMP平坦化所述表面。

11.如权利要求9或10中的任何所述的方法，其特征在于，优选地通过图案化所述衬底和/或具有诸如SiN和SiOx图案及其组合等的隔离图案的缓冲层及其组合，来选择性地执行再生长，其中，优选地执行诸如III-N层等的III-V层的再生长。

12.如权利要求1-11中的任何所制造的半导体结构，所述半导体结构包括：

衬底，例如Si、SiGe、Ge、绝缘体上的Si、绝缘体上的Ge及其组合，优选地是诸如<111>Si衬底等的Si衬底，

在所述衬底的顶部的缓冲层，例如III-V缓冲层，具有在所述缓冲层和所述衬底间的界面，

其中，导电路径出现在所述衬底和缓冲层之间的所述界面，其特征在于所述导电路径由一个或多个局部电绝缘阻断。

13.如权利要求12所述的半导体结构，其特征在于，通过浅槽隔离（STI）、LOCOS、杂质注入、深槽蚀刻、及其组合形成所述一个或多个局部电绝缘。