[发明专利]半导体装置的制造方法以及半导体装置

说明书

技术领域

本发明涉及一种半导体装置的制造方法以及半导体装置。

背景技术

半导体集成电路、尤其使用金属氧化物半导体(Metal Oxide Semiconductor，MOS)晶体管(transistor)的集成电路正趋于高积体化的方向。随着该高积体化，MOS晶体管已微细化至纳米领域。当此种MOS晶体管的微细化发展时，存在下述问题，即：漏(1eak)电流的抑制变得困难，从而会因确保必要电流量的要求而无法轻易减小电路的占有面积。为了解决此种问题，提出有环绕栅极晶体管(Surrounding Gate Transistor，以下称作“SGT”)，其采用下述结构，即：相对于基板而沿垂直方向配置源极(source)、栅极(gate)、漏极(drain)，且栅极电极围绕柱状半导体层(例如参照专利文献1、专利文献2、专利文献3)。

现有的SGT的制造方法中，形成氮化膜硬式屏蔽(hard mask)呈柱状地形成的硅(silicon)柱，并形成硅柱下部的扩散层之后，堆积栅极材料，随后对栅极材料进行平坦化并回蚀(etch back)，于硅柱与氮化膜硬式屏蔽的侧壁形成绝缘膜侧墙(side wall)。随后，形成用于栅极配线的抗蚀剂图案(resist pattern)，对栅极材料进行蚀刻(etching)之后，去除氮化膜硬式屏蔽，并于硅柱上部形成扩散层(例如参照专利文献4)。

此种方法中，当硅柱间隔变窄时，必须将厚的栅极材料堆积于硅柱间，有时会于硅柱间形成被称作空隙(void)的孔。当形成空隙时，在回蚀后于栅极材料中会出现孔。随后为了形成绝缘膜侧墙而堆积绝缘膜时，绝缘膜会堆积于空隙内。因而，栅极材料加工困难。

因此，提出有一种方法：于硅柱形成后，形成栅极氧化膜，堆积薄的多晶硅后，形成覆盖硅柱上部并用于形成栅极配线的抗蚀剂，对栅极配线进行蚀刻，随后，堆积厚的氧化膜，使硅柱上部露出，将硅柱上部的薄的多晶硅去除，并藉由湿式蚀刻(wet etching)来去除厚的氧化膜(例如参照非专利文献1)。

然而，并未提出用于对栅极电极使用金属的方法。而且，必须形成覆盖硅柱上部并用于形成栅极配线的抗蚀剂，因而，必须覆盖硅柱上部而非自对准制程(self-alignment process)。

现有技术文献

专利文献

专利文献1：日本专利特开平2-71556号公报

专利文献2：日本专利特开平2-188966号公报

专利文献3：日本专利特开平3-145761号公报

专利文献4：日本专利特开2009-182317号公报

非专利文献

非专利文献1：Yang，K.D.Buddharaju，S.H.G.Teo，N.Singh，G.D.Lo及D.L.Kwong，“垂直硅纳米线结构以及环绕栅极MOSFET(Vertical Silicon-Nanowire Formation and Gate-All-Around MOSFET)”，IEEE电子组件快报(IEEE Electron Device Letters)，VOL.29,NO.7,2008年7月，pp791-794.

发明内容

因此，本发明的目的在于提供一种使用薄的栅极材、为金属栅极且为自对准制程的SGT的制造方法与最终获得的SGT的结构。

本发明的第1观点的半导体装置的制造方法的特征在于包括：

第1步骤，于硅基板上形成平面状硅层，

并于所述平面状硅层上形成第1柱状硅层与第2柱状硅层；

第2步骤，于所述第1步骤之后，

于所述第1柱状硅层与所述第2柱状硅层的周围形成栅极绝缘膜，

于所述栅极绝缘膜的周围使金属膜及多晶硅膜成膜，

所述多晶硅膜的膜厚薄于所述第1柱状硅层与所述第2柱状硅层之间的间隔的一半，

形成用于形成栅极配线的第3抗蚀剂，

藉由进行异向性蚀刻，从而形成所述栅极配线；以及

第3步骤，于所述第2步骤之后，

堆积第4抗蚀剂，使所述第1柱状硅层与所述第2柱状硅层上部侧壁的所述多晶硅膜露出，藉由蚀刻来去除露出的所述多晶硅膜，剥离所述第4抗蚀剂，藉由蚀刻来去除所述金属膜，从而形成连接于所述栅极配线的第1栅极电极与第2栅极电极。

而且，本发明的半导体装置的制造方法中，藉由所述异向性蚀刻，所述第1柱状硅层与所述第2柱状硅层上部受到蚀刻。