[发明专利]最优化环形穿透基板通路

说明书

技术领域

本发明总地涉及集成电路中的穿透基板通路(TSV，through substrate via)，更具体地，涉及在具有至少两个垂直堆叠基板的三维集成电路中的TSV。

背景技术

为了持续改善集成电路的效能及功能，企业最近已发展出使半导体器件芯片垂直集成的技术，一般称作三维(3D)堆叠技术。堆叠基板可为完整或部分的晶片，其每一者一般具有多个芯片。3D堆叠在连结后可被切块以分隔多个单元，每一单元具有垂直连结在一起的两个以上的芯片。一般来说，半导体芯片包括建立于半导体基板上的数层集成电路(如处理器、可编程器件、存储器件等)。连结堆叠的顶层可利用穿透基板的互连或通路(TSV)而连接至堆叠的底层。TSV的形成被认为是特别的挑战(请参考Dukovic等人的3D集成的穿透硅通路技术(Through-Silicon-Via Technology for3D Integration))。

此外，延伸通过半导体基板的通路一般必须具有高纵横比。形成这样一深度特征而无损害剩余基板、且接着形成一传导路径于深度特征内(其与基板电性绝缘)是极度困难的。已有建议蚀刻孔洞于基板中，接着将基板暴露在非常高温中，由此形成氧化层于整体暴露表面上，其为可靠的绝缘层。这些温度与CMOS BEOL(后端工艺)工艺不相容，因此如此形成的氧化层必须在形成任何半导体器件(FEOL)或互连布线(BEOL)之前以“先通路(via first)”方式完成(参考Andry等人的US2010/0032764)。铜对TSV来说为优选，因为其具有高导电率。然而，“先通路”方式对铜通路来说是有问题的，因为半导体器件非常容易受到铜迁移到基板中所造成的损害的影响。

铜更相容于后端或“中间通路(via middle)”工艺，但TSV的铜与周围材料之间的热膨胀失配可产生过度热应力并造成破裂。Edelstein等人的US7,276,787(“'787”)建议通过利用环型TSV解决此问题。特别地，'787教示蚀刻大孔洞、形成一系列的层于侧壁上而无需填充孔洞(例如电性绝缘体、各种阻障层、传导层、及隔离层)。最后，孔洞的核心可由选择为具有类似基板的热特征的材料所填充，使得整体结构具有一等效CTE，其系紧密匹配基板的CTE及弹性模量。

然而，即使是环型铜TSV在CMOS BEOL工艺过程中遭遇到热循环时也容易挤压(例如请参考Cho的“TSV集成的技术挑战(Technical Challenges in TSV Integration)”)。由TSV的挤压可压迫上覆金属化层、减弱或短路任何内嵌互连布线。Cho提供SEM照片，其显示由暴露至用于互连金属化的形成(BEOL)的工艺温度而造成的铜TSV的挤压。由此类挤压所造成的损害绘示于图1A及1B。图1A显示固态TSV110的铜核心突出至钝化层102的CMP表面104之上，其抬起上覆层120且压迫嵌入于其中的互连布线122。图1B描述通过内部核心的裂痕105及开始于环型铜TSV130的下方内部角落的裂痕106。Cho建议通过最后形成通路而最小化铜挤压。

虽然“最后通路(via last)”工艺一般开始于足够低的温度以避免铜挤压，但“最后通路”消耗通过所有BEOL层的整体TSV覆盖区（footprint），使其效率远低于对工艺集成及芯片设计的目的。确定形成可在BEOL工艺过程中形成的可靠铜TSV的技术是非常有利的。

发明内容

在本发明的一方面中，提供TSV结构，其中TSV可在BEOL工艺过程中形成且可容许暴露至进一步的BEOL工艺。

在本发明一实施例中，提供了包括TSV的集成电路结构。该结构包括具有至少一半导体器件形成于其顶表面中的基板，以及设置于此顶表面上的第一介电层。TSV构成环型沟槽，其延伸通过基板及第一介电层，其中基板定义了沟槽的内及外侧壁，内侧壁和外侧壁由在5至10微米的范围内的一距离所分隔。包含铜或铜合金的传导路径于沟槽内从第一介电层的上表面延伸通过基板，其可具有90微米或更少的厚度。具有传导地连接至传导路径的互连金属化的第二介电层直接地形成于第一介电层上且上覆于环型沟槽。沟槽的内部直径可在4至9微米的范围内。侧壁分隔可在5.5至9微米的范围内，且沟槽的内部直径可在5至8微米的范围内。侧壁可具有轻微的倾斜，其可在相对于顶表面的85至90度内，优选范围在87至90度之间。传导路径可具有在2微米以上的平均晶粒尺寸。具有厚度在0.4至1.5微米范围中的介电衬垫可分隔传导路径与基板。