[发明专利]半导体器件

说明书

技术领域

本发明涉及半导体器件。

背景技术

半导体集成电路，尤其是使用MOS晶体管的集成电路，是朝向高集成化的方向发展。伴随着该高集成化，当中所使用的MOS晶体管甚至进展至奈米领域。当此种的MOS晶体管的细微化进展时，会产生难以抑制漏电流，且由于要求须确保必要的电流量而无法缩小电路的占有面积的问题。为了解决这类的问题，有人提出一种将源极、栅极、漏极相对于衬底配置在垂直方向上，并使栅极电极包围柱状半导体层的构造的Surrounding Gate Transistor(环绕栅极晶体管；以下称为「SGT」)(例如参照专利文献1、专利文献2、专利文献3)。

在以往的SGT的制造方法中，是形成氮化膜硬掩模被形成为柱状的硅柱，并在形成硅柱下部的扩散层后，使栅极材料沉积，然后使栅极材料平坦化，进行蚀刻而在硅柱与氮化膜硬掩模的侧壁形成绝缘膜侧壁。然后形成用于栅极配线的抗蚀膜图案，对栅极材料进行蚀刻后，去除氮化膜硬掩模而在硅柱上部形成扩散层(例如参照专利文献4)。然后将氮化膜侧壁形成于硅柱侧壁，进行离子植入而将扩散层形成于硅柱上部后，使氮化膜沉积作为接点停止层后，形成氧化膜作为层间膜，并进行接点蚀刻。

为人所知者，用以形成接点的氧化膜蚀刻，在平坦部相对于氮化膜具有较高的选择比，但在氮化膜肩部，与平坦部相比，该选择比降低。

SGT的硅柱其柱径会伴随着细微化而缩小，所以使平坦部减少。此外，由于氮化膜侧壁为氮化膜肩部，所以相对于氧化膜蚀刻，选择比降低。因此，当进行用以在硅柱上形成接点的氧化膜蚀刻时，蚀刻无法在氮化膜停止，使接触孔到达栅极，而使硅柱上与栅极形成短路。

有人提出一种将外延半导体层形成于SGT的硅柱上，而构成不会产生接点与栅极间的短路的构造(例如参照专利文献5)。然而，进行外延生长时，必须将绝缘膜侧壁形成于硅柱上部侧壁与栅极电极上部。当栅极使用多晶硅时，硅也会在栅极生长。因此，当进行外延生长至绝缘膜侧壁的高度以上时，栅极与硅柱上部会形成短路。

另一方面，为了将氮化膜侧壁形成于硅柱侧壁，并进行离子植入而将扩散层形成于硅柱上部，是从上方将离子植入于硅柱上部，所以需形成较深的扩散层。当形成较深的扩散层时，该扩散层的横向的扩散也增大。即难以达到高集成化。

此外，当硅柱变细时，由于硅的密度为5×10²²个/cm³，所以难以使杂质存在于硅柱内。

此外，揭示有一种在平面型MOS晶体管中，LDD区域的侧壁是由具有与低浓度层为同一导电型的多晶硅所形成，使LDD区域的表面载子通过该功函数差被激发，而与氧化膜侧壁LDD型MOS晶体管相比，可降低LDD区域的阻抗者(例如参照专利文献6)。该多晶硅侧壁是显现出与栅极电极呈电绝缘。此外，图中是显示出多晶硅侧壁与源极、漏极通过层间绝缘膜所绝缘。

[先前技术文献]

(专利文献)

专利文献1：日本特开平2-71556号公报

专利文献2：日本特开平2-188966号公报

专利文献3：日本特开平3-145761号公报

专利文献4：日本特开2009-182317号公报

专利文献5：日本特开2010-258345号公报

专利文献6：日本特开平11-297984号公报

发明内容

（发明所欲解决的问题）

因此，本发明的目的在于提供一种具有用以降低硅柱上部的电阻的构造的SGT的构造与该SGT的制造方法。

（解决问题的手段）

本发明的第1半导体器件，其特征是具备有：

形成于硅衬底上的平面状硅层；

形成于所述平面状硅层上的第1柱状硅层；

形成于所述第1柱状硅层的周围的栅极绝缘膜；

形成于所述栅极绝缘膜的周围的第1栅极电极；

连接于所述第1栅极电极的栅极配线；

形成于所述第1柱状硅层的上部的第1的第1导电型扩散层；

形成于所述第1柱状硅层的下部与所述平面状硅层的上部的第2的第1导电型扩散层；

由形成于所述第1柱状硅层的上部侧壁与所述第1栅极电极上部的绝缘膜、及多晶硅的积层构造所构成的第1侧壁；以及

形成于所述第1的第1导电型扩散层上与所述第1侧壁上的第1接点；

所述第1接点与所述第1侧壁的多晶硅连接，所述第1侧壁的多晶硅的导电型为第1导电型。

较佳者，具有形成于所述第1的第1导电型扩散层上与所述第1侧壁上的第1硅化物。