[发明专利]制造III/V Si模板的方法

说明书

发明领域

本发明涉及，优选在直至300mm(直径)和更大的硅基底上，分别   制造III/V Si模板或白板的方法，涉及通过这样的方法制造的模板和涉及这样的模板的用途。

发明背景和现有技术

分别在计算机和微芯片工艺中的众多快速进步基于集成电路的单个部件的成功小型化。集成电路简单来说是用于数据加工的半导体部件和无源部件的电子连接，所述部件被制造在硅基底表面的薄晶体层中。集成的电子部件如晶体管、二极管、电阻器和电容器的数量非常大。为了提高微芯片的性能并同时降低制造成本，在每一代新技术中，部件的组装密度都得以明显提高。集成电路的最重要的部件是硅基CMOS逻辑电路，其具有n-或p-MOS-FET晶体管(互补金属氧化物半导体)。具体地，过去几十年中，硅和二氧化硅的物理性能已经使得晶体管尺寸能够明显降低。相应地，微芯片开发中晶体管密度每24个月就能够翻倍。

晶体管简单来说是通过外部栅电压(在控制电极处的电压)控制的电阻。这些部件的关键性能特征是高时钟率和运行中的低热耗散。迄今为止，这些性能特征能够通过晶体管的结构缩减来提高。但是，与此同时，单个部件的尺寸是如此小，以至于达到了基础的物理限度，并且进一步的微型化将不会导致改进。同时，除了硅和二氧化硅之外，在这个位置使用了新材料来制造集成电路，所述材料的物理性能导致了部件功能的改进。

具体地，讨论了III/V半导体材料在CMOS工艺中的使用。III/V半导体晶体类由各50%的III族和V族的化学元素组成。各自化学元素的结合性能决定了III/V半导体化合物的电子和光学性能。因为在III/V半导体材料类中组成选择余地非常大，相应地可以实现非常不同的半导体部件。III/V半导体层在Si基集成电路上的集成允许一方面改进现有的功能性，如用于晶体管的III/V通道层的应用。另一方面，能够获得新的器件概念，如用于光学数据处理的III/V激光器二极管在微芯片水平上的集成。

用于改进集成电路性能而应用新材料的另一关键点是集成方法。其中不管新材料和/或器件概念，重要的是保持低制造成本。与混合集成方法(参见例如EP0297483)相反，III/V半导体层在Si基底上的单片生长是一种非常廉价的方法。这里将III/V半导体混合晶体直接与硅载体基底相连(参见仅作为例子的US5937274或PCT/DE2006/000140)。

因为硅和III/V半导体不同的材料类别，对于单片连接来说必须考虑以下方面：硅和III/V类元素的原子结合性能非常不同，因此大部分III/V晶体的晶格常数不同于硅的晶格常数。该晶格常数的差异又将导致在Si上沉淀III/V膜过程中形成位错缺陷。此外，在硅和III/V晶体之间的界面处的相互扩散和/或在晶体生长过程中的污染效应可能会导致难以控制的在各自主晶(host crystal)中的掺杂。

由Si和III/V晶体的不同的晶基引起了另一个问题：如果Si表面包含非原子双层步进Si叠层，则在III/V膜中将形成反相缺陷。从80年代开始，研究了III/V层在硅上的单片集成。基本上解决了上述在直至2英寸直径的小的Si基底上沉积III/V的难题，但是在具有与硅不同的晶格常数的III/V材料的集成过程中，位错的形成仍然使得实现具有足够寿命的高度有效的部件变得复杂化。

因为硅和III/V混合晶体的不同的晶基，III/V层中的反相缺陷会在单片沉淀过程中快速形成。这些缺陷又削弱了部件的操作性能。反相缺陷的形成可以通过硅表面的特殊制备来避免。

如果通过两个Si原子层的特殊的基底预处理双步骤(每个步骤制备一个Si原子层)，则无反相缺陷的III/V集成是可能的。但是这种表面制备优选在轻微错位的[(001)在<110>方向上偏离2°-6°]基底上是可能的。在文献B.Kunert，I.Németh，S.Reinhard，K.Volz，W.Stolz，Thin Film Solid 17(2008) 140中，首次揭示了GaP在精确取向的基底上的无缺陷沉淀，但是该基底规格仍然要符合另外的要求：(001)在<110>方向上偏离(小于)<0.15°。