[发明专利]测量初始化电路

说明书

技术领域

本发明的实施例大体来说涉及半导体存储器，且特定来说涉及可用于(举例来说)延迟锁定回路中的测量初始化电路。

背景技术

在同步集成电路中，所述集成电路可通过外部时钟信号时控且在相对于所施加时钟信号的上升及下降沿的预定时间处执行操作。同步集成电路的实例包含同步存储器装置，例如，同步动态随机存取存储器(“SDRAM”)、同步静态随机存取存储器(“SSRAM”)及包化存储器(像SLDRAM及RDRAM)，且还包含其它类型的集成电路，例如，微处理器。可通过外部时钟信号确定在同步存储器装置外部的信号的时序，且存储器装置内的操作通常与外部操作同步。举例来说，可与外部时钟信号同步地将数据输出置于存储器装置的数据总线上，且存储器装置可在适当时间处输出数据。为了以适当时序输出数据，可响应于外部时钟信号而开发内部时钟信号，且通常将所述内部时钟信号施加到存储器装置中所含有的锁存器以对数据进行时控。内部时钟信号及外部时钟必须经同步以确保所述内部时钟信号在适当时间处对所述锁存器进行时控以成功地捕获命令。在本说明中，“外部”是指存储器装置外侧的信号及操作，且“内部”是指存储器装置内的信号及操作。此外，虽然本说明中的实例是针对同步存储器装置，但本文中所描述的原理同样适用于其它类型的同步集成电路。

为了在现代同步存储器装置中使外部及内部时钟信号同步，已考虑及利用若干种不同方法，包含延迟锁定回路(“DLL”)，如所属领域的技术人员将了解。如本文中所使用，术语同步包含一致的信号及相对于彼此具有所要延迟的信号。图1是用于提供紧密匹配输入时钟信号与输出时钟信号之间的相位差的近似延迟的常规DLL电路100的示意性图解说明。DLL电路100使用操作以反馈相位差相关信号的反馈配置来控制用于提前或延迟一个时钟信号的时序以“锁定”到第二时钟信号的一个或一个以上延迟线(例如，可变延迟线112)。

最初将外部时钟信号施加到DLL电路100且其由输入缓冲器104接收，输入缓冲器104将经缓冲时钟信号DLY_REF提供到DLL电路100。由于输入缓冲器104的传播延迟而使DLY_REF信号相对于所述外部时钟信号延迟。接着，将DLY_REF信号施加到可变延迟线112，其包含由移位寄存器120选择以应用所测量延迟来调整DLY_REF信号的相位的若干个延迟级。移位寄存器120响应于从相位检测器130接收到控制信号而通过提供移位控制信号134来控制对可变延迟线112的调整。响应于移位控制信号134，可变延迟线112应用所测量延迟以将DLY_REF信号的相位调整为接近用于实现相位锁定条件的所要相位。可变延迟线112产生输出信号CLK_OUT，将输出信号CLK_OUT的相位与DLY_REF信号进行比较以确定是否已实现锁定条件。将所述CLK_OUT信号提供到模型延迟电路140，其重复在所施加外部时钟信号传播穿过延迟回路时添加到所述信号的固有延迟，例如输入缓冲器104延迟加可在DLL之后发生的输出路径延迟。接着，模型延迟电路140将反馈信号DLY_FB提供到相位检测器130。相位检测器130将DLY_REF信号与DLY_FB信号的相位进行比较以产生到移位寄存器120的移位选择信号132以控制可变延迟线112。当DLY_FB信号领先DLY_REF信号时，所述移位选择信号指示移位寄存器120增加可变延迟线112的延迟，或在相反情况中减少延迟。可通过添加或减去在可变延迟线112中使用的若干个级来增加或减少延迟，其中可变延迟线112包含若干个延迟级。以此方式，DLL100可使内部时钟信号CLK_OUT与外部时钟信号同步。

如上文所描述，DLL100可花费一定量的时间来实现“锁定”条件。如果最初将可变延迟线112设定到近似使内部及外部时钟信号同步所预期的所需延迟的延迟，那么可缩短此时间。对于锁定目的来说最小延迟可为优选的，这是因为消耗较低功率。为了提供此初始延迟，一些DLL电路可包含测量初始化能力。图2是包含用于测量初始化的电路的DLL的一部分的示意性图解说明。为了突出测量初始化电路，图2中并未展示全部的DLL电路(例如，相位检测器)。