[发明专利]三维集成电路叠层体、以及三维集成电路叠层体用层间填充材料

说明书

技术领域

本发明涉及将半导体基板叠层而成的三维集成电路叠层体以及三维集成电路叠层体用层间填充材料。

背景技术

近年来，为了实现半导体器件的高速化、高容量化等性能的进一步提高，除了晶体管、布线的微细化以外，对于将半导体基板堆叠2层以上而成的三维(3D)叠层化带来的性能提高的研究开发也得到进展。

具体来说，提出了如下的加工工艺：在半导体基板接合后，从基板间的横向流入填充材料的底部填充工艺、通过向晶片上涂布而形成层间填充材料组合物的薄膜；然后，进行B阶化，接着，通过切片(晶片切割)切出半导体基板，使用该半导体基板反复进行借助加压加热的预接合，最终在加压加热条件下进行正式接合(焊接)，从而形成三维集成电路叠层体(参照非专利文献1、2)。

针对这样的三维集成电路器件的实用化，指出过各种问题。其中之一就是从晶体管、布线等器件中产生的热的放热问题。该问题起因于在半导体基板叠层时所使用的层间填充材料组合物的导热系数与金属、陶瓷等相比通常非常低，有可能因半导体基板在叠层体内的蓄热而造成半导体元件的误动作等性能的降低。

作为其它问题，还有因半导体基板叠层体的结构差异而使对于层间填充材料组合物要求的线膨胀系数不同的问题。在由半导体基板叠层体构成的三维集成电路叠层体中，形成在半导体基板之间的层间填充材料层优选线膨胀性低，所述半导体基板叠层体是将半导体基板彼此接合并进行叠层而成的。

作为另一个问题，还有半导体器件叠层中所使用的层间填充材料组合物的介电常数的问题。近年来，半导体器件的动作频率也在逐年升高，不仅是半导体基板的内部，而且半导体基板之间的信号传输也要求超过GHz的传送速度。此时，如果半导体器件的叠层中所使用的层间填充材料组合物的介电常数高，则会引起基板间的布线中信号的传输延迟，其结果，也有可能带来器件整体的动作速度降低等。

另一方面，在将所述半导体基板叠层体进一步与有机基板接合而得到的三维集成电路叠层体中，在形成于半导体基板叠层体与有机基板之间的层间填充材料层中，因由热引起的半导体基板与有机基板的膨胀系数的不同而产生潜在的应力，如果不是合适的线膨胀系数，则存在引起半导体器件层的破坏、电信号连接端子的断裂等情况。

作为解决这些问题的一个方法，可以举出应用于三维集成电路叠层体的基板间的层间填充材料组合物的高导热化。例如，通过应用高导热性的环氧树脂单独作为构成层间填充材料组合物的树脂、或将这样的树脂与高导热性无机填料复合化，来尝试层间填充材料组合物的高导热化。例如，报道了利用具有基元(mesogen)(容易自排列的结构)的环氧树脂和固化剂而具有高导热性的树脂组合物(参照专利文献1)。

另外，为了在抑制介电常数上升的同时还控制层间填充材料的线膨胀系数，公开了将作为无机填料的二氧化硅粒子配合到树脂中的技术(参照专利文献2)。

此外，还公开了作为无机填料不是配合以往的二氧化硅类填料，而是将导热性高的氮化硼作为填料配合到树脂中的技术(参照专利文献3)。

现有技术文献

专利文献

专利文献1：日本专利第4118691号

专利文献2：日本特开平2004-123796号公报

专利文献3：日本特表2008-510878号公报

非专利文献

非专利文献1：电子封装技术(エレクトロニクスパッケージ技術)(CMC出版)、p102(2003年)

非专利文献2：电子安装学会讲演大会讲演论文集(エレクトロニクス実装学会講演大会講演論文集)(电子安装学会(エレクトロニクス実装学会))、p61，p23(2009年)

发明内容

发明要解决的问题

在上述的叠层半导体基板的三维集成电路叠层体中，为实现信号传输的进一步高速化、高容量化等性能提高，估计半导体基板之间的距离要达到50μm以下，因而要求利用导热性高且线膨胀系数低的层间填充材料组合物对该微细的半导体基板之间进行接合而得到的三维集成电路叠层体。

作为以往的填充半导体基板之间的技术，提出了将半导体基板与有机基板、或者将有机基板彼此接合的底部填充工艺。但是，在电接合端子上涂布助熔剂(焊料熔剂)后进行接合，清洗助熔剂后，将填充材料从基板间利用毛细管现象横向填充，然而因半导体基板之间距离的微细化，接合后的助熔剂的清洗及层间填充材料组合物的均匀填充变得困难起来。