[发明专利]半导体元件及其制造方法

说明书

技术领域

本发明涉及半导体元件及其制造方法。

背景技术

一直以来，公知的半导体元件是，在硅衬底上设置AlN层和GaN层重复形成的缓冲区，在其上形成氮化物类半导体区。该缓冲区具有缓解硅衬底与氮化物类半导体区之间的晶格常数差异或热膨胀系数差异，减少裂纹的产生和位错的功能。但是，因在AlN层与GaN层的异质界面上生成2维电子云，半导体元件上会流通漏电流。为了减少该漏电流，已提出在AlN层与GaN层之间设置AlGaN层的方法（如，参照专利文献1）。

专利文献1：日本专利第4525894号公报

发明内容

（一）发明要解决的技术问题

然而，通过以前的方法，不能在AlN层与GaN层之间充分减少载流子。因此，不能充分地抑制半导体元件的漏电流。

（二）解决技术问题的手段

在本发明的第1方式中，提供一种半导体元件，其包括衬底，在衬底上方形成的缓冲区，在缓冲区上形成的活性层，在活性层上形成的至少2个电极，缓冲区包括晶格常数不同的多个半导体层，在缓冲区表面提供比衬底背面低的电位，使衬底背面与缓冲区表面之间的电压在与缓冲区的膜厚相应的范围变化时的衬底背面与缓冲区表面之间的电容大体上固定。这里，将电位提供缓冲区表面，可以在缓冲区表面形成电极，也可以在缓冲区表面所形成的半导体层表面形成电极。缓冲区最上面的层是GaN层的情况下，可以在缓冲区表面形成电极。并且，在缓冲区最上面的层不是GaN层的情况下，可以在缓冲区表面形成GaN层，在该GaN层表面形成电极。通过向这些电极外加电压，能够对缓冲区表面提供电位。

在本发明的第2方式中，提供一种半导体元件的制造方法，包括：准备衬底的工序，在衬底上方形成缓冲区的工序，在缓冲区上形成活性层的工序，在活性层上形成至少2个电极的工序；形成缓冲区的工序包括：将依次包括形成具有第1晶格常数的第1半导体层的工序，形成具有第2晶格常数的第2半导体层的工序，形成具有与第1晶格常数不同的第3晶格常数的第3半导体层的工序的循环至少重复一次的工序；第2晶格常数具有在第1晶格常数与第3晶格常数之间的值，形成第2半导体层的工序，包括掺杂杂质的工序。

这里，上述的发明概要，并非列举了本发明所必要的全部特征，同时，这些特征组的辅助组合，也能成为发明。

附图说明

图1为表示用以往的方法制作的外延叠层基体的剖面图。

图2为表示图1所示的外延叠层基体的电压—电容特性的图表。

图3表示在模拟中使用的4种Al_xGa_1-xN（0<x≤1）层的Al组成比变化的比率。

图4表示从A到D的各Al_xGa_1-xN（0<x≤1）层的载流子浓度分布的模拟结果。

图5表示从GaN/AlN/AlGaN/GaN结构中的最上层的GaN层表面到最下层的GaN层为止的积分范围下载流子浓度积分的总值。

图6表示在A到D中，载流子浓度的峰值的模拟结果。

图7为本发明的第1实施方式涉及的半导体元件的剖面图。

图8表示图7所示的半导体元件的缓冲区的膜厚方向上的Al组成比的变化。

图9表示对图1所示的AlGaN层掺杂碳C后的外延叠层基体的电压—电容特性。

图10表示对图1所示的AlGaN层掺杂碳C后的外延叠层基体的其他例的电压—电容特性。

图11示意性地表示在依次堆积GaN层和AlN层得到的复合层中，对AlN层侧的GaN层表面掺杂C的例。

图12示意性地表示在依次堆积GaN层、AlGaN层、AlN层得到的复合层中，对AlGaN层掺杂C的例。

图13表示在图1所示的半导体元件的第2半导体层中的Al组成比变化的其他例。

图14表示在图1所示的半导体元件的第2半导体层中的Al组成比变化的其他例。

图15表示在图1所示的半导体元件的第2半导体层中的Al组成比变化的其他例。

图16表示在图1所示的半导体元件的第2半导体层中的Al组成比变化的其他例。

图17表示在图1所示的半导体元件的第2半导体层中的Al组成比变化的其他例。

图18表示在图1所示的半导体元件的第2半导体层中的Al组成比变化的其他例。

图19表示在图1所示的半导体元件的第2半导体层中的Al组成比变化的其他例。