[发明专利]半导体存储器件

说明书

技术领域

本发明涉及一种半导体存储器件，尤其涉及由SRAM(Static Random Access Memory，静态随机存取存储器)所构成的半导体存储器件。

背景技术

为了实现半导体器件的高集成化、高性能化，已提出一种属于纵型栅极晶体管(gate transistor)的SGT(Surrounding Gate Transistor，环绕栅极晶体管)的方案，该SGT是在半导体衬底的表面形成柱状半导体，且在该柱状半导体的侧壁具有形成为包围柱状半导体层的栅极(例如专利文献1：日本特开平2-188966号公报)。由于在SGT中是将漏极(drain)、栅极、源极(source)配置于垂直方向，因此相较于以往的平面(planar)型晶体管，可将占据面积大幅缩小。

使用SGT而构成LSI(大规模集成电路)时，必须要使用以SGT的组合所构成的SRAM来作为该等LSI的快取(cache)用存储器。近年来，由于对于搭载于LSI的SRAM的大容量化的需求极为强烈，因此有必要在使用SGT时也实现具有较小单元(cell)面积的SRAM。

专利文献2(日本特开2011-61110号公报)显示使用4个SGT形成于基体(bulk)衬底上的无负载4T-SRAM。图1显示无负载(Loadless)4T-SRAM的等效电路图。此外，图20显示专利文献2的无负载4T-SRAM的平面图，图21则显示专利文献2的无负载4T-SRAM的剖面图。

以下使用图1所示的无负载4T-SRAM的等效电路来显示无负载4T-SRAM的动作原理。无负载4T-SRAM是由为PMOS的用以存取存储器的2个存取晶体管(access transistor)与为NMOS的用以驱动存储器的2个驱动器晶体管(driver transistor)的共计4个晶体管所构成。

以下说明在存储节点(node)Qa1存储有“L”的数据、及在存储节点Qb1存储有“H”的数据时的数据的保持动作，作为图1的存储器单元的动作的一例。数据保持中，字(word)线WL1、位(bit)线BL1及BLB1均驱动为“H”电位。存取晶体管(Qp11、Qp21)的关断漏(off leak)电流设定为较驱动器晶体管的关断漏电流还大例如10倍至1000倍左右。因此，存储节点Qb1的“H”电平(level)是借由关断漏电流经由存取晶体管Qp21从位线BLB1流通至存储节点Qb1来保持。另一方面，存储节点Qa1的“L”电平借由驱动器晶体管Qn11而稳定地保持。

图20显示专利文献2的实施例1的SRAM存储器单元的布局(layout)图。在SRAM单元阵列(array)内，重复配置有图20所示的单位单元(unit cell)UC。图21(a)至图21(d)是分别显示图20的布局图的切割线(cut line)A-A’、B-B’、C-C’及D-D’的剖面构造。

首先，使用图20及图21来说明专利文献2的实施例1的SRAM单元的布局。在衬底的SRAM单元阵列内形成有为第1阱(well)601a的n阱，而衬底上的扩散层借由元件分离层602而分离。借由衬底上的扩散层而形成的第1存储节点Qa6是借由第1p+扩散层603a与第1n+扩散层604a而形成，且借由形成于衬底表面的第1硅化物层613a来连接。同样地，借由衬底上的扩散层形成的第2存储节点Qb6是借由第2p+扩散层603b与第2n+扩散层604b而形成，且借由形成于衬底表面的第2硅化物层613b来连接。为了抑制从具有与为第1阱601a的n阱相同导电型的n+扩散层朝衬底的泄漏，在第1阱的上部形成具有与第1阱不同的导电型的扩散层（第1防止泄漏扩散层601b或第2防止泄漏扩散层601c）。第1及第2防止泄漏扩散层是借由元件分离层102而依各个衬底上的扩散层分离。

Qp16及Qp26为属于PMOS的用以存取存储器单元的存取晶体管，Qn16及Qn26为属于NMOS的用以驱动存储器单元的驱动器晶体管。

1个单位单元UC具备在衬底上排列成2行(row)2列(column)的晶体管。在第1列，于第1存储节点Qa6上，从图的上侧分别排列有存取晶体管Qp16及驱动器晶体管Qn16。此外，在第2列，于第2存储节点Qb6上，从图的上侧分别排列有存取晶体管Qp26及驱动器晶体管Qn26。本实施例的SRAM单元阵列是借由将此种具备有4个晶体管的单位单元UC连续排列在图的上下方向来构成。