[发明专利]瞬态电压抑制器

说明书

相关申请案

本申请要求2011年1月6日提交的美国临时专利申请号61/430,238的优先权，所述申请以引用的方式整体并入本文。

技术领域

本公开涉及用于控制电气或电子装置中的电压的装置和技术。

发明背景

在先前的技术形成中，集成电路(或芯片集)被使用5V供电并且可能很容易地承受达到更高的几伏特的电压。为了保护此芯片集不受瞬态高电压峰值(例如，由雷击所引起的瞬态高电压峰值)，已知的雪崩(或在此二极管周围形成电桥的低电容控向二极管)或齐纳二极管已用于限制芯片集经受的电压。瞬态电压抑制装置(例如，上述齐纳或雪崩二极管)的典型击穿或接通电压在约5V至8V的范围之内，从而使此类装置适合于由5V电源驱动的芯片集。在典型瞬态电压抑制装置(例如，齐纳二极管)中，装置在固定和已知的反偏压下通常以可逆的方式击穿，以使得二极管可以承受大电流。由于处于击穿状态中的相对较低阻抗，故横跨二极管的电压“夹”在与击穿电压近似相同的电压，即，甚至在存在高电压峰值的情况下，电压实质上不增加。因此，集成到芯片集中的瞬态电压抑制装置能够将芯片集经受的电压保持到特定瞬态抑制装置的击穿电压的值特性。

尽管此类瞬态抑制装置可以为基于5V电源技术的芯片集提供充分保护，但是随着电子装置缩小到较小的尺寸，电源电压的伴随减少可用于充分实现较小的装置尺寸提供的性能好处。而较小的装置几何形状使电子组件(例如，晶体管)变得对电压敏感得多，这部分地是因为在较小的尺寸下产生的较高的场。许多现在的芯片集在3.3V、2.5V或低到1.8V下操作。

因此，当今电子设备的最大操作电压的这很明显的减少已建立一种改进的齐纳/雪崩二极管的需要。因此，标准6V至8V齐纳二极管比被设计用于操作可以承受的1.8V、2.5V或3.3V的芯片集夹在高得多的电压电平，这使标准齐纳二极管成为无效的保护装置。此装置仍可以为很短的持续时间(例如，100ns)事件(例如，静电放电(ESD))提供一些保护，但是不可以为较长的持续时间(即，＞30μs)事件(包括雷击感应冲击)提供一些保护。

已开发几种类型的装置以在较低电压下提供箝位。这些装置包括穿通垂直NPN晶体管，其被设计成凭借很狭窄的基极区在相对较低电压电平下导电。另外，包括描述在美国专利5,880,511和US RE38,608E中的4层垂直NPN晶体管。常规的硅可控整流器(SCR)也可以用于提供低电压箝位。

图1a描绘已知的垂直NPN晶体管100的示意图。在操作中，穿通垂直NPN晶体管(例如，晶体管100)具有由晶体管基极宽度设置的“编程”击穿电压。穿通电压可以被定义为集电极基极结的空间电荷区与发射极合并所用的电压。目前，部分地由于当前装置处理技术的限制，此类装置的最低接通电压为约2.5V，并且通常骤回电压不低于2.0V。此外，此类垂直NPN装置中的基极宽度必须被设计成最小厚度以便避免在温度极限下太早的接通或泄漏，这在高电压瞬态期间增加了额外的电阻(并且因此较高箝位电压)。

图1b描绘如在美国专利5,880,511中所述的4层装置结构120的示意图。使用在基极中添加额外的轻掺杂p型层的处理顺序实现这个结构，其建立更有效的穿通晶体管，由此有助于降低箝位电压。另外，四层装置120在略低于接通电压的电压下具有较低漏电流。然而，类似于NPN垂直穿通装置，四层装置也在最小电压骤回(即，2V最小值)下不提供低于约2.5V的击穿电压。

图1c图示包括PNP晶体管150和NPN晶体管160的已知的SCR装置结构140的示意图。在典型实施中，SCR包括四层P-N-P-N堆叠。如图所示，PNP晶体管150的基极与NPN晶体管的发射极公用，并且PNP晶体管的集电极与NPN晶体管的基极公用。栅极端子连接到NPN晶体管的基极。

目前，存在被触发时可以根据装置大小夹到大约1V至1.5V的电压的SCR装置。然而，一旦被触发，SCR保持在导电状态中直到除去“保持电流”。这个值可能随设计和处理参数而变化，但是通常在过电压事件已经过去后SCR可以保持接通，并且因此可能干涉SCR被设计成保护的装置和电路的正常操作。为此，SCR一般被认为是用作电路保护装置的非理想解决方案。

鉴于上述内容，很明显需要为在低电源电压下操作的装置提供改进保护的瞬态电压抑制装置。

发明概要