[实用新型]一种自适应磁头负载电路

说明书

技术领域

本实用新型涉及一种磁卡读取芯片，具体涉及一种自适应磁头负载电路。

背景技术

在性能优秀的磁卡芯片设计中，如何处理磁头出来的微弱信号十分重要，要提高整个信号处理电路的信噪比，很重要的一点就是要保证磁头与信号处理电路的阻抗匹配，使得信号能量最大程度的进入信号处理电路，并尽可能的抑制噪声。而不同的磁头往往输出特性和噪声特性各不相同，单一固定的阻值能难满足不同磁头的需要。并且磁头是感性元件，刷卡速度越快输出阻抗越高，所以需要实时自适应的调节磁头负载。

现有刷卡芯片中往往都是外部添加固定阻值的电阻作为负载，一方面增加了外部电路的复杂度，同时不能适应不同磁头的输出阻抗，也不能适应刷卡速度不同造成的输出阻抗变化，往往在刷一些磁性比较弱的卡的时候容易出错。

实用新型内容

针对现有技术存在的不足，本实用新型目的是提供一种自适应磁头负载电路，用来实现负载电路与磁头之间的自适应阻抗匹配，从而提高刷卡信号的信噪比。

为了实现上述目的，本实用新型是通过如下的技术方案来实现：

若要实现高信噪比，最佳选择是让信号功率最大的传递到后级上，这时后级的负载电阻和前级的输出电阻共轭匹配，此时信号功率达到最大值，而由于此时负载电阻并不是很高，噪声功率往往不是很高，此时可以得到较为理想的信噪比，本实用新型的处理思路也是按照这一理论进行的。

磁头可以近似看作一个非理想的电压源，刷卡过程中会产生感应电动势，传给后级负载，但后级负载越大，引入的环境噪声也就越大，导致刷卡信号信噪比的降低。另一方面，后级负载如果过小，负载得到的信号也会很小，同样会导致刷卡信号的信噪比降低。所以需要一个合适的负载与磁头相匹配，使刷卡信号的信噪比最高。同时由于磁头呈现的输出阻抗为感性，在频率较高时阻抗较大，频率较低时阻抗较小，而频率与刷卡速度相关，所以不同刷卡速度下也要求有不同的负载阻抗，只有随着刷卡过程自适应调节，才能最好的满足阻抗匹配。

本实用新型包括位于刷卡芯片内部的控制电路和与磁头相连接的MOS开关电阻电路，MOS开关电阻电路通过MOS管通断改变电阻大小；控制电路包括对磁头激励信号进行采样的采样电路（得到噪声功率和刷卡信号功率，并将该信号以模拟方式或数字方式发送给信号处理电路）、与采样电路输出端相连接的信号处理电路和与信号处理电路输出端相连接的数字编码电路。采样电路是实时采样，每次得到结果都会传递给信号处理电路，信号处理电路会将当前结果与期望值比较，并做出调整，等待下一次采样结果。直到处理结果在期望值之内，达到稳定。每次刷卡芯片启动时，自适应磁头负载电路会进行初始化，刷卡芯片会自发给磁头激励，自适应磁头负载电路在这个过程中将自适应电阻自适应调节到一个较为合适的大小。刷卡过程中，根据刷卡速度的不同，自适应磁头负载电路不断进行微调，达到最佳的匹配阻值。

上述MOS开关电阻电路包括与磁头一端相连接的第一个电阻、第一个PMOS管、第二个电阻、第二个PMOS管、第三个电阻、第三个PMOS管……第N个电阻和第N个PMOS管；第一个PMOS管源极与第一个电阻另一端相连接，第一个PMOS管漏极与磁头另一端相连接，第一个PMOS管栅极作为控制口用于接收数字编码电路的输出信号；第二个电阻一端连接第一个电阻与第一个PMOS管源极的公共端，第二个PMOS管源极与第二个电阻另一端相连接，第二个PMOS管漏极与第一个PMOS管漏极相连接，第二个PMOS管栅极作为控制口用于接收数字编码电路的输出信号；第三个电阻一端连接第二个电阻与第二个PMOS管源极的公共端，第三个PMOS管源极与第三个电阻另一端相连接，第三个PMOS管漏极与第二个PMOS管漏极相连接，第三个PMOS管栅极作为控制口用于接收数字编码电路的输出信号；……第N个电阻一端连接第N-1个电阻与第N-1个PMOS管源极的公共端，第N个PMOS管源极与第N-1个电阻另一端相连接，第N个PMOS管漏极与第N-1个PMOS管漏极相连接，第N个PMOS管栅极作为控制口用于接收数字编码电路的输出信号；其中，N=2ⁿ，n为大于等于2的正整数。

本实用新型用来实现负载电路与磁头之间的自适应阻抗匹配。一方面可以自适应磁头变化和刷卡速度变化，提高信噪比。同时自适应磁头负载电路位于刷卡芯片内部，可以减少外部电路的复杂度，减少整个刷卡系统的体积。

附图说明

图1为本实用新型的原理框图；

图2为图1中的MOS开关电阻电路图；

图3为图1中的信号处理电路的控制流程图；

图4为本实用新型的工作流程图。

具体实施方式