[实用新型]多种数据总线接口的射频识别读写器

权利要求书

1.一种多种数据总线接口的射频识别读写器，包括有壳体及壳体内的控制电路，其特征在于，控制电路包括微处理器（3）、RFID读卡器（1）、RFID天线（2）、现场总线接口电路（5）和电源电路（6），微处理器（3）构成核心板模块，分别与现场总线接口电路（5）、RFID读卡器（1）和调试接口模块（4）相连，RFID读卡器（1）上装有RFID天线（2），电源电路（6）分别与现场总线接口电路（5）、RFID读卡器（1）、RFID天线（2）、微处理器（3）、调试接口模块（4）的电源端相连。

2.根据根据权利要求1所述的多种数据总线接口的射频识别读写器，其特征在于，所述的核心板模块包括微处理器电路A、片外存储器电路B、以太网接口电路C和外部连接口D，外部连接口D由插口P1、P2经调试接口JTAG接微处理器U1，微处理器U1的16脚、18脚经并连的电容C3、C4接地，构成系统时钟晶振电路；微处理器U1的100脚、1脚、2脚、3脚、4脚、5脚、14脚构成JTAG调试接口，通过连接器J1将调试信号引出；微处理器U1中的17脚接复位模块U6的2脚，复位模块U6的3脚通过按键SW1接地，构成微处理器U1的复位电路，用于微处理器U1的复位控制；

所述的片外存储器电路B包括集成存储块U2、集成存储块U3、集成存储块U4，集成存储块U2的5脚与集成存储块U3、集成存储块U4的1脚并联后连接到集成存储块U1的60脚，集成存储块U2的6脚与集成存储块U3、集成存储块U4的2脚并联后连接到集成存储块U1的62脚，集成存储块U2的2脚与集成存储块U3、集成存储块U4的8脚并联后连接到集成存储块U1的61脚；集成存储块U2的1脚与集成存储块U1的59脚相连，集成存储块U3的4脚与集成存储块U1的63脚相连，集成存储块U4的4脚与集成存储块U1的58脚相连；集成存储块U2的4脚以及集成存储块U3、集成存储块U4的7脚接地；集成存储块U2的3脚、7脚分别通过电阻R3、R4连接到电源3V3D上，集成存储块U3的3脚、5脚分别通过电阻R5、R6连接到电源3V3D上，集成存储块U4的3脚、5脚分别通过电阻R7、R8连接到电源3V3D上；

所述的以太网接口电路C包括以太网接口芯片U5、有源晶振Y3，有源晶振Y3的4脚接到电源3V3B上，有源晶振Y3的1脚与4脚通过电阻R2相连，3脚直接连接到以太网接口芯片U5的34脚上；以太网接口芯片U5的34脚、3脚、4脚、2脚、40脚、43脚、44脚、41脚、31脚、30脚分别连接到微处理器U1的88脚、95脚、94脚、93脚、92脚、91脚、90脚、89脚、87脚、86脚；以太网接口芯片U5的39脚通过电阻R1连接到电源3V3B上；以太网接口芯片U5的24脚通过电阻R13接地；以太网接口芯片U5的13脚、14脚、16脚、17脚为网络接口端，分别通过电阻R11、R12、R9、R10连接到电源3V3B上，电容C5、C6为电源滤波电容，电容C5一端接地，另一端接电源3V3B、电阻R9、R10的共端，电容C6一端接地，另一端接电源3V3B、电阻R11、R12的共端；

所述的外部连接口D包括2个50脚的双排直插排针接插件，将核心板上的信号与外围电路连接。

3.根据根据权利要求1所述的多种数据总线接口的射频识别读写器，其特征在于，所述的微处理器与RFID读卡器的接口电路，包括微处理器U1、读卡器芯片U300、高精度温度补偿晶振U301，RFID读卡器为读卡器芯片U300，微处理器U1的43脚、44脚、45脚、51脚、52脚分别通过电阻R304、R303、R302、R301、R300与读卡器芯片U300的34脚、35脚、36脚、37脚、40脚相连；微处理器U1的68脚、69脚、70脚、53脚、40脚、21脚、20脚分别与读卡器芯片U300的71脚、39脚、41脚、42脚、31脚、30脚、45脚相连，读卡器芯片U300的46脚接电源3V3，电容C305~C308为电源滤波电容组合；高精度温度补偿晶振U301的1脚、2脚接地，高精度温度补偿晶振U301的4脚与读卡器芯片U300的47脚相连，并接有电容C300~C304的滤波电容组，高精度温度补偿晶振U301的3脚通过电容C309连接到读卡器芯片U300的49脚上。

4.根据根据权利要求1所述的多种数据总线接口的射频识别读写器，其特征在于，所述的现场总线接口电路包括E、F、G、H四部分，E部分包括插口集成块U200、U201、JP200以及电阻R200~R202、电容C200~C204，插口集成块U200的2、4、8脚接内部数字地，1、6脚接电源Vcc；插口集成块U200的3脚连接微处理器U1的63脚，用于数据接收；5脚通过电阻R200与电容C200的并联组件与微处理器U1的58脚连接，用于控制RS485接口器件的收发转换；7脚通过电阻R201与电容C201 的并联电路与微处理器U1的62脚相连，用于数据发送；插口集成块U200的9和15脚接外部总线地；16脚和12脚相连并接在外部电源Vdd上；插口集成块U200的11脚与插口集成块U201的4脚相连；插口集成块U200的14脚通过电阻R202与电容C203的并联电路与插口集成块U201的1脚相连；电容C202、204为电源滤波电容；插口集成块JP200采用D型9针连接器插座，插口集成块U201的6脚、7脚分别与插口集成块JP200的3脚、8脚相连接，插口集成块JP200的1脚接机壳屏蔽地，5脚接外部总线地；

F部分为CAN总线接口，包括插口集成块U202、U203、JP201以及电阻R203~R205、电容C205~C209，插口集成块U202的1脚通过电阻R203与电容C205的并联组件与微处理器U1的56脚相连，插口集成块U202的3脚与微处理器U1的57脚相连，插口集成块U202的2脚接系统电源Vcc，4脚接系统地，插口集成块U202的5脚接总线地，7脚接外部电源Vdd，8脚与插口集成块U203的1脚相连，6脚通过电阻R204与电容C208的并联组件与插口集成块U203的4脚相连，插口集成块U203的8脚通过电阻R205接总线地，插口集成块JP201为外部总线连接端子，采用凤凰3.81间距电路板焊接式端子，电容C206、C207、C209为电源滤波电容；

G部分为设备调试RS232接口JP202，设备调试RS232接口JP202的3脚、2脚分别与插口集成块U204的7脚、8脚相连，设备调试RS232接口JP202的5脚接地；

H部分为USB接口JP203，USB接口JP203的4脚接地，2脚、3脚分别经导线及电阻R206、R207与微处理器U1的30脚、29脚相连，两导线分别经并联的电阻R208、R209及并联的电容C215、C216接地。