[实用新型]一种异步计数器

说明书

本实用新型涉及半导体集成电路领域，特别涉及一种异步时钟计数器。

计数器被广泛应用于数字集成电路，实现计算脉冲宽度，控制状态机时序的功能；在数模混合集成电路中，作为时间/数字转换器或者积分型模拟/数字转换器中的必要模块，实现将时间或者电压的模拟量转化成为二进制码的数字量。

通常，按照时钟脉冲输入方式的不同，计数器可分为同步计数器和异步计数器。对于同步计数器而言，由于时钟脉冲同时作用于各个触发器，克服了异步触发器所遇到的触发器逐级延迟问题，于是大大提高了计数器工作频率，各级触发器输出相差小，译码时能避免出现尖峰。而且代码简单，利于用数字集成电路的代码编写‑综合的流程实现电路设计。但是，同步计数器电路复杂，每一级计数单元包含大量组合电路，如果同步计数器级数增加，就会使得计数脉冲的负载加重。

如图1所示，计数单元包含触发器U1，组合电路U2，第X位计数单元的输入包括时钟信号CLK，信号D[X‑1]到D[0]，输出为D[X]；其中D[X]到D[0]为第X‑1位到第0位计数单元的输出。触发器U1的时钟输入端CK接收时钟信号CLK，Q端接输出D[X]；组合电路U2的输入接D[X‑X]到D[0]，组合电路U2的输出接触发器U1的D端。对于加法计数器，组合电路实现将所有输入“或非”的功能，对于减法电路，组合电路实现将所有输入“与非”的功能。从同步计数器的电路中可以轻易看出，在高位数高速计数器中，越高位的计数单元的组合电路规模约庞大，延迟也越大，而如果延迟过大，会使得建立/保持时间不能够满足要求，这时还需要使用“分段”技术来解决，进一步增加了电路复杂性。因此，同步计数器的控制逻辑相对复杂，功耗较大。

本实用新型的主要目的在于克服现有技术的缺陷，提供一种低功耗小面积的异步计数器。

为达成上述目的，本实用新型提供一种异步计数器包括：逻辑控制模块、计数单元阵列模块及输出缓存模块；其中所述计数单元阵列模块包括对应于所述计数器的位数并相互级联的多个计数单元，用以实现加减法计数；所述输出缓存模块与所述多个计数单元的输出端相连，用以读取和输出计数值；所述逻辑控制模块包括用以向所述计数单元阵列模块提供初始输入时钟的计数器时钟源、使能端、复位端、加减控制端和读写控制端，其通过第一输出总线控制所述输出缓存模块进行计数值的读取和输出，通过所述计数器时钟源和第二输出总线控制所述计数单元阵列模块计数。

优选的，每个所述计数单元的输出端连接后一个计数单元的时钟输入端，第一个计数单元的时钟输入端接收所述初始输入时钟。

优选的，每个所述计数单元的输出端连接后一个计数单元的时钟输入端，第一个计数单元的时钟输入端接收所述初始输入时钟。

优选的，每个所述计数单元的输出信号为后一个计数单元的时钟输入信号，所述第一个计数单元的时钟输入信号为所述初始输入时钟与所述使能端信号经与门后的输出信号。

优选的，每个所述计数单元包括触发器、第一同或门和第二同或门；所述第一同或门的输入端接收所述计数单元的时钟输入信号和所述加减控制端的加减控制信号，输出端接所述触发器的时钟端；所述第二同或门的输入端接收所述使能端信号的取反和所述触发器Q端的输出信号，输出端接所述触发器的输入端D端；所述触发器的Q端为所述计数单元的输出端；所述触发器的清零端RN端接收所述复位端的复位信号。

优选的，所述触发器为上升沿触发器。

本实用新型的优点在于，本实用新型所描述的异计数器实现了所有同步加减计数器的功能，并具有更小面积，更低功耗和更高速度。

图1为现有技术的同步计数器的结构示意图。

图2为本实用新型一实施例异步计数器的结构示意图。

图3为本实用新型一实施例异步计数器计数单元的结构示意图。

图3为本实用新型一实施例异步计数器计数单元的结构示意图。

为使本实用新型的内容更加清楚易懂，以下结合说明书附图，对本实用新型的内容作进一步说明。当然本实用新型并不局限于该具体实施例，本领域内的技术人员所熟知的一般替换也涵盖在本实用新型的保护范围内。