[实用新型]分布式自定时电路

说明书

技术领域

本实用新型涉及一种自定时电路，尤其涉及一种静态随机存储器中应用的分布式自定时电路。 

背景技术

基于复制位线的自定时电路技术在静态随机存储器设计中经常使用。通常下拉放电电路，用于模拟正常的存储单元对位线的放电。电压探测器用于探测复制位线上都电压，当其达到设定的电压值时产生反馈信号，指示控制电路阵列中位线电压差满足要求，灵敏放大器可以开始工作（如图1）。虽然整个定时的长短主要由复制位线的负载大小和下拉放电电路的强弱决定，但是下拉放电电路的位置对定时的长短也有影响。由于芯片版图的限制，一般下拉放电电路放置在冗余列的两端，无论放在哪一端，自定时电路模拟的都只是离下拉放电电路最近的存储单元的放电过程。准确地说自定时电路产生的延时与离自己最近的存储单元正常读写所需要的延时最匹配，而与距离越远的存储单元需要的延时越不匹配。这种不匹配可能会导致芯片性能的损失甚至功能错误。 

实用新型内容

为了解决背景技术中所存在的技术问题，本实用新型提出了一种分布式自定时电路。可以准确地模拟每一行存储单元的放电过程，保证自定时电路产生的延时始终与读写所需的延时匹配，从而提高芯片的稳定性。 

本实用新型的技术解决方案是： 

一种分布式自定时电路，包括冗余列，其特殊之处在于：冗余列包含至少1个冗余，冗余列相邻设置有下拉放电电路列；下拉放电电路列中的下拉放电电路与冗余列中的冗余个数相同且一一对应设置；每个下拉放电电路连接到与其对应的冗余的复制位线片段上。各冗余中的复制位线片段依次连接构成复制位线DBL。分布式自定时电路还包括复制列选和预充电路、电压探测器。冗余列经复制位线DBL连接至复制列选和预充电路。 

本实用新型的优点是： 

1.提高稳定性。由于每一个下拉放电电路和一个冗余相邻设置，并在该冗余处连接至复制位线DBL。因此可以准确地模拟每一行存储单元的放电过程，保证自定时电路产生的延时始终与读写所需的延时匹配，从而提高芯片的稳定性。 

2.节省布局空间。由于下拉放电电路采用类似于存储单元的放电通路的电路结构，所以可以方便的在版图中为每一行存储单元匹配一个下拉放电电路，且不会造成较大的芯片面积增加。另外由于不需要位于冗余列两端的下拉放电电路，已可以节省版图面积。 

附图说明

图1是原静态随机存储器的自定时电路图。 

图2是本实用新型的自定时电路图。 

图3是本实用新型的一个下拉放电电路图。 

图4是本实用新型的复制列选和预充电路，电压探测器的电路图； 

其中1‐冗余列、2‐复制位线DBL、3‐复制列选和预充电路、4‐电压探测器、5‐复制字线DWL、6下拉放电电路。 

具体实施方式

参见图2，本实用新型在正常的存储单元阵列的冗余列1附近增加一个下拉放电电路6列。下拉放电电路6列中的每个下拉放电电路6都能够独立的工作完成定时。每个下拉放电电路6和与阵列中与其相邻的每一行对齐。对齐后的每个下拉放电电路6与存储单元阵列的一行对应，存储单元有多少行就需要有多少个下拉放电电路6：一方面下拉放电的开启将由对应的该行的字线（WL_0，WL_1,…,WL_N）独立控制，而不是由复制字线DWL5共同控制；另一方面下拉放电电路6与复制位线DBL2的连接也位于该行的位置，而不是冗余列1的两端。无论对哪一行进行读写，都可以使用与该行对应的下拉放电电路6来模拟本行正常存储单元的放电过程，从而保证自定时电路产生的延时始终是匹配的。另外，复制字线DWL5还是必要的，仅用来控制复制位线DBL2的预充：无论下拉放电电路6列中的哪一个开始工作，都需要停止复制位线DBL的预充。复制列 选和预充电路3连接至复制位线DBL，由复制字线DWL控制对DBL进行预充电，DBL经过复制列选连接至电压探测器4。 

参见图3，本实用新型的一个下拉放电电路采用类似于存储单元的放电通路的电路结构。当DWL为‘1’时下拉电路有效。由于下拉放电电路的结构与存储单元类似，所以可以方便的在版图中为每一行存储单元匹配一个下拉放电电路，且不会造成较大的芯片面积增加。下拉放电电路采用类似于存储单元的放电通路的版图结构。每个下拉放电电路和存储单元的版图高度相同。一般的存储单元的边沿为冗余单元，我们在冗余单元的边沿再增加一个等高的下拉放电电路，由于结构上的相似性，不需要额外的走线就能在版图上实现以下两个目的：一方面下拉放电电路可以与存储单元共享同一根字线，另一方面，下拉放电电路可以很方便的就近连接到复制位线上。 

参见图4，图4是本实用新型的复制列选和预充、电压探测器电路图。