[实用新型]一种双向三路径导通的高压ESD保护器件

说明书

技术领域

本发明属于集成电路的静电保护领域，涉及一种高压ESD保护器件，具体涉及一种双向三路径导通的高压ESD保护器件，可用于提高片上IC高压ESD保护的可靠性。 

背景技术

ESD是指处于不同电势的物体之间静电电荷转移的一种物理现象，它在IC中引起产品失效的现象日益受到关注。目前，针对亚微米、深亚微米以及纳米尺度片上IC的低压静电放电防护已得到较广泛和深入的研究，已有多种结构的低压ESD防护器件如二极管、三极管、可控硅(SCR)和栅接地NMOS等器件，在国内外相关文献中已有报道。从研究中的实验数据来看，这些器件已具有高鲁棒性、低触发电压以及高灵敏度快速响应等特点，形成了较为成熟的片上IC低压ESD保护方案。但是，随着智能BCD工艺的快速发展和便携式智能电子产品需求的扩大，智能电子电路中既有低压CMOS电路，又有高压驱动电路和高低压接口电路，因此，不仅需要在低压CMOS电路接口处设置低压ESD保护，同时还要在高低压接口及高压驱动电路中建立高压ESD保护。相对片上IC低压ESD保护器件，高压ESD保护器件的设计面临的挑战很大。这是因为要得到可靠实用的高压ESD保护器件，既要考虑电路中较高的工作电压，又不能使电路中MOS器件的栅氧发生击穿，因此要准确设计一个高性能的ESD高压器件，既需要较高的维持电压，又要有界于工作电压与栅氧击穿电压之间较低的触发电压，上述因素使得可用的ESD设计窗口变窄，加大了高压ESD保护器件的设计难度。 

上述片上IC低压ESD保护器件因高压电路的工作电压较高，很容易进入闩锁状态，大多器件不再适用于高压ESD保护，而现有高压ESD防护器件如常见的LDMOS，其击穿电压不是由源漏注入条件决定，却主要取决于漂移区的离子注入。如果单一通过优化LDMOS器件漂移区注入杂质的分布，会增加触发时漂移区表面电场，使栅氧较易受到损坏。因此，寻求一种高性能结构的高压ESD保护器件，成为当前智能电子产品片上高压ESD保护方案的迫切需求。 

发明内容

基于上述片上IC高压ESD保护器件和BCD高压工艺的特点，充分利用触发电压低、导通电阻小的SCR器件和维持电压高、二次击穿电流大的LDMOS器件的优势，本发明提出了一种SCR与NLDMOS相结合的双向三路径导通的高压ESD保护器件，其触发电压主要受重掺杂的N型埋层杂质浓度的影响，与现有高压ESD保护器件相比，本发明能有效降低器件的触发电压、提高ESD保护器件的维持电压和二次击穿电流，同时具有双向ESD电流泄放路径、漏电流小、导通电阻小、响应速度快等优点。 

本发明通过以下技术方案实现： 

一种双向三路径导通的高压ESD保护器件，主要包括P-衬底，N+埋层，左N型外延、 右N型外延，高压P阱，漂移区、第一场氧隔离区、第二场氧隔离区、第三场氧隔离区、第四场氧隔离区、第五场氧隔离区，一些主要的电学接触区域：源区、漏区、阴极接触区、阳极接触区、多晶硅栅及多晶硅栅覆盖的薄栅氧化层和多晶硅栅左侧的第一氮化硅侧墙、多晶硅栅右侧的第二氮化硅侧墙； 

所述N+埋层在所述P-衬底的表面部分区域中，在所述N+埋层和部分所述P-衬底的表面生长一层4～6μm厚的N型外延，所述高压P阱形成于N型外延的中间部分区域，且所述高压P阱把N型外延隔离分成所述左N型外延和所述右N型外延，所述高压P阱底部区域的一半面积与所述N+埋层相连，另一半面积与所述P-衬底相连； 

所述左N型外延上从左到右依次设有所述第一场氧隔离区和所述阴极接触区； 

所述高压P阱上设有所述源区，所述阴极接触区和所述源区之间设有所述第二场氧隔离区； 

所述右N型外延上从左至右依次设有所述漂移区、所述阳极接触区和所述第五场氧隔离区； 

所述漂移区从左至右依次设有所述第三场氧隔离区和所述漏区；所述漏区和所述阳极接触区之间设有所述第四场氧隔离区； 

所述源区和所述漏区之间从左到右分别设有所述多晶硅栅左侧的第一氮化硅侧墙、所述多晶硅栅覆盖的薄栅氧化层、所述多晶硅栅和所述多晶硅栅右侧的第二氮化硅侧墙，所述多晶硅栅通过所述多晶硅栅覆盖的薄栅氧化层和部分所述第三场氧隔离区与所述高压P阱、所述右N型外延隔离，所述多晶硅栅覆盖了全部所述多晶硅栅覆盖的薄栅氧化层和部分所述第三场氧隔离区； 

所述阴极接触区与所述源区通过左侧金属1相连接，用作器件测试的阴极接触区，所述阳极接触区与所述漏区通过右侧金属1相连接，用作器件测试的阳极接触区；