[实用新型]并行操作逻辑运算及其控制器

说明书

技术领域

本实用新型涉及一种并行操作逻辑运算及其控制器，尤其涉及一种基于采用FPGA并行操作电路硬连接的PLC逻辑运算控制器操作控制电路及其时序控制方法的并行操作逻辑运算及其控制器。

背景技术

逻辑运算是每一种CPU所具有的功能，ARM微处理器也是如此，但ARM微处理器的逻辑运算是字与字之间按位逻辑运算，没有直接位与位之间的逻辑运算命令，以及没有位处理命令；对于具有位处理功能的微处理器，比如以8051为内核的系列单片机，AVR系列单片机，设计有位处理器实现位逻辑运算，在位处理器中设置一个位单元为位累加器，位逻辑运算操作都是一个位单元内容与另一个位单元内容进行逻辑操作，位累加器作为目的操作数位单元，或源操作数位单元，所以2个位单元内容进行逻辑操作运算时，首先需要将一个位单元的内容传输给位累加器，然后再进行位逻辑运算；而且每次只能够执行2个位单元内容的逻辑运算；小型可编程控制器（PLC）是以位逻辑运算命令为主的控制装置，如果应用AVR系列单片机或以8051为内核的系列单片机作为小型PLC的控制核心芯片，执行小型PLC用户程序时，执行一条逻辑运算命令需要进行一次判断操作码，然后根据操作码的操作功能调用一次对应的逻辑运算子程序，运算结果存放在位累加器中，直到执行输出类命令；如果应用ARM微处理器作为小型PLC的控制核心芯片，处理过程更为复杂；每一条逻辑操作命令的执行需要判断一次操作码和调用一次子程序的过程，影响了命令的执行速度；而应用FPGA设计小型PLC时，将逻辑运算器作为PLC系统CPU的一个部分，PLC系统控制器按照逻辑运算命令要求发送参与操作的位信息，如果运算结果是下一条逻辑运算命令结果，则运算结果返回逻辑运算器一个输入端的暂存器中，否则将运算结果传输至该运算结果所对应的位单元中，没有充分应用FPGA并行操作的特点。

发明内容

本实用新型的目的在于提供一种能够自主完成PLC逻辑命令所要求功能的并行操作逻辑运算及其控制器；该并行操作逻辑运算及其控制器应用FPGA设计硬连接控制电路，在系统WR作用下存储命令和多操作位，并在内部时序脉冲控制下自主完成命令的操作；同时充分应用FPGA的并行操作处理功能，实现逻辑命令操作与PLC用户程序执行过程的并行操作。

解决上述技术问题的技术方案是：一种并行操作逻辑运算及其控制器，包括命令译码与操作位存储模块、脉冲分配器模块、多操作位逻辑运算控制模块、双操作位逻辑运算控制模块、时序控制模块、先进后出位单元堆栈和输出控制器；

所述命令译码与操作位存储模块分别与脉冲分配器模块、多操作位逻辑运算控制模块、双操作位逻辑运算控制模块、时序控制模块、先进后出位单元堆栈和输出控制器连接；

所述脉冲分配器模块还与双操作位逻辑运算控制模块、时序控制模块和输出控制器连接；

所述多操作位逻辑运算控制模块还与先进后出位单元堆栈连接；

所述双操作位逻辑运算控制模块还与先进后出位单元堆栈连接；

所述时序控制模块还与先进后出位单元堆栈和输出控制器连接；

所述先进后出位单元堆栈还与输出控制器连接；

所述命令译码与操作位存储模块在系统WR信号的作用下，存储6位命令字（D_m-1-D_n）经译码输出命令信号，存储参与逻辑运算的n位（D_n-1-D₀）多操作位并予以输出，向脉冲分配器模块发出启动脉冲；所述命令译码与操作位存储模块被复位时，所有命令输出端为“0”；

所述脉冲分配器模块作为并行操作逻辑运算及其控制器的内部时序脉冲发生器，输出脉冲①，脉冲②，脉冲③和脉冲④，为时序控制模块、双操作位逻辑运算控制模块和输出控制器提供时序控制信号；

所述多操作位逻辑运算控制模块根据命令译码与操作位存储模块输出的逻辑命令，选择参与运算的操作位，实施有效位最多为n位（D_n-1-D₀）的多操作位和操作位的位逻辑的与运算和或运算；输出逻辑运算的结果；

所述双操作位逻辑运算控制模块在执行ANB命令和ORB命令时，在脉冲②的作用下，锁存器锁存来自先进后出位单元堆栈输出的位信息作为操作位1，操作位2也来自先进后出位单元堆栈输出的位信息；输出逻辑运算的结果；

所述时序控制模块根据命令译码与操作位存储模块输出的命令，按照脉冲分配器模块输出的时序信号，控制先进后出位单元堆栈的位信息的压栈和出栈的操作；向输出控制器输出控制脉冲；