[实用新型]用于集成电路SOC芯片的带多路复位源的复位电路

说明书

技术领域

本实用新型涉及电子电路技术领域，具体涉及一种可用于集成电路SOC芯片的复位电路。

背景技术

随着CMOS集成电路的广泛发展，集成电路SOC芯片的工作速度越来越快度，集成度越来越高，可实现的功能也越来越多。当外界存在较大干扰或内部程序出现问题导致运行不正常时，集成电路SOC芯片应当自动进入复位状态保证不影响整个应用系统。这在很多CMOS混合信号电路设计中非常关键。

因产生复位的原因不同，集成电路芯片就引入了多种的复位源。然而，现有技术中，存在多种复位源的情况下，不能对优先级别及同级别的复位源进行合理、可靠、高效的管理。

发明内容

本实用新型提供一种新型的带多路复位源的复位电路，旨在保证各种复位源相互间正常工作，优化实现集成电路SOC芯片的复位功能。

上述目的由以下技术方案实现：

一种用于集成电路SOC芯片的带多路复位源的复位电路，其特征在于，包括：至少两路置位/清除电路、一个定时延迟电路及一个或非门；每路置位/清除电路包括一个复位源、一个或门、一个带置位优先级的R-S触发器，R-S触发器的“S”端接入复位源的相应复位信号，与所述相应复位信号同级别、优先级别的其他复位信号及定时延迟电路提供的延时复位信号接入或门，或门的输出端接该R-S触发器的“R”端；每路置位/清除电路的R-S触发器的“Q”端分别连接或非门的一个输入端。

本实用新型所述的复位电路采用半定制的方法，从标准单元库提取合适的基本单元搭建而成。这样做的好处在于加大了移植性，能较快速移植到采用不同标准单元库的集成电路芯片中。同时，根据SOC芯片实际需求产生多个复位信号，提供给SOC芯片内部不同模块使用，降低了整个SOC芯片复位信号的时序优化难度，节省了SOC芯片的面积。最后，该结构可扩展性强，输入的复位源可达到N个（N≥2）。

附图说明

图1是本实用新型实施例一的电路图。

图2是本实用新型实施例二的电路图。

图3是本实用新型实施例二的多路复位源输入关系图。

以下结合附图及示例对本发明作进一步说明。

具体实施方式

实施例一：

如图1所示，本实施例提供的复位电路包括：两路置位/清除电路、一个定时延迟电路（图中未示，用于提供延时复位信号Q6）及一个或非门NOR1。第一路置位/清除电路包括上电复位源（por）、或门OR1、带置位优先级的R-S触发器U1，。第二路置位/清除电路包括外部复位源（xres）、或门OR2、带置位优先级的R-S触发器U2。

上电复位源（por）接R-S触发器U1的“S”端，外部复位源（xres）和Q6信号经或门OR1后接R-S触发器U1的“R”端，R-S触发器U1的“Q”端接或非门NOR1的第一输入端；外部复位源（xres）接R-S触发器U2的“S”端，上电复位源（por）和Q6信号经或门OR2后接R-S触发器U2的“R”端，R-S触发器U2的“Q”端接或非门NOR1的第二输入端；或非门NOR1的输出端为复位信号RESETn_Core。

Q6为一计数器（即定时延迟电路）输出，例如，Q6表示经过2⁶个clk_low后输出1，Q6用于清除R-S触发器。

下面详细说明本实施例提供的复位电路的工作原理：

（1）发生POR复位时，U1置位为1，U2和U3复位为0，NOR1输出0，NOR2输出0。当POR复位结束后，NOR2输出1；经过2⁶个clk_low后Q6信号输出1，清除U1，同时清除NOR1。

（2）发生XRES复位时，U2置位为1，U1和U3复位为0，NOR1输出0，NOR2输出0。当XRES复位结束后，NOR2输出1；经过2⁶个clk_low后Q6信号输出1，清除U2，同时清除NOR1。

实施例二：

如图2所示，本实施例提供的复位电路，复位源包含三个：上电复位源（por），外部复位源（xres）和看门狗输出复位源（wdt_out）；输出包括两个复位信号：RESETn和RESETn_Core。本实施例提供的复位电路包括：三个带置位优先级的R-S触发器U1、U2和U3，四个或门OR1、OR2、OR3、OR4，两个或非门NOR1、NOR2，及一个D触发器D1。