[实用新型]一种RRU时钟测试窗有效
| 申请号： | 201220475034.2 | 申请日： | 2012-09-18 |
| 公开（公告）号： | CN202818314U | 公开（公告）日： | 2013-03-20 |
| 发明（设计）人： | 陈杰;田宏 | 申请（专利权）人： | 中兴通讯股份有限公司 |
| 主分类号： | H04B17/00 | 分类号： | H04B17/00;H04J3/06;H04L12/24 |
| 代理公司： | 北京元本知识产权代理事务所 11308 | 代理人： | 秦力军 |
| 地址： | 518057 广东省深圳市南山*** | 国省代码： | 广东;44 |
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| 摘要： | |||
| 搜索关键词： | 一种 rru 时钟 测试 | ||
1.一种RRU时钟测试窗，其特征在于，包括：
收发信板接口电路，用于接入RRU收发信板输出的测试信号；
连接所述收发信板接口电路的测试窗接口电路，用于接入所述测试信号，并将其输出至外部测试设备，以便进行外部测试。
2.根据权利要求1所述的RRU时钟测试窗，其特征在于，所述收发信板接口电路包括时间对外接口和频率对外接口。
3.根据权利要求2所述的RRU时钟测试窗，其特征在于，所述时间对外接口包括：
连接收发信板FPGA的10ms对外接口，用于接入FPGA输出的10ms的测试信号；
连接收发信板第一级锁相环电路的PLL61.44MHz对外接口，用于接入第一级锁相环电路输出的去抖的测试信号。
4.根据权利要求3所述的RRU时钟测试窗，其特征在于，所述频率对外接口包括：
依次连接收发信板的FPGA和时钟buffer的FPGA61.44MHz对外接口，用于接入FPGA输出的61.44MHz的测试信号；
连接收发信板混频器的本振LO对外接口，用于接入混频器输出的测试信号。
5.根据权利要求4所述的RRU时钟测试窗，其特征在于，所述测试窗接口电路包括时间检测接口和频率检测接口。
6.根据权利要求5所述的RRU时钟测试窗，其特征在于，所述时间检测接口包括：
通过时钟线缆连接所述10ms对外接口的10ms检测接口，用于将所述10ms的测试信号输出至外部测试设备；
通过时钟线缆连接所述PLL61.44MHz对外接口的PLL61.44MHz检测接口，用于将所述去抖的测试信号输出至外部测试设备。
7.根据权利要求6所述的RRU时钟测试窗，其特征在于，所述频率检测接口包括：
通过时钟线缆连接所述FPGA61.44MHz对外接口的FPGA61.44MHz检测接口，用于将所述61.44MHz的测试信号输出至外部测试设备；
通过时钟线缆连接所述本振LO对外接口的本振LO检测接口，用于将所述频器输出的测试信号输出至外部测试设备。
8.根据权利要求1-7任意一项所述的RRU时钟测试窗，其特征在于，所述收发信板接口电路设置在单板上。
9.根据权利要求1-7任意一项所述的RRU时钟测试窗，其特征在于，所述测试窗接口电路位于RRU外壳上。
10.根据权利要求9所述的RRU时钟测试窗，其特征在于，所述测试窗接口电路位于RRU上半壳手柄一侧。
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