[实用新型]基于FPGA的双千兆网口传输高清视频及多媒体信号的发送装置

说明书

【技术领域】

本实用新型涉及LED显示屏技术领域，具体涉及一种基于FPGA的双千兆网口传输高清视频及多媒体信号的发送装置。

【背景技术】

随着全彩LED显示屏的应用越来越广泛，人们对LED显示屏控制系统的要求越来越高，这也促使着LED显示屏控制系统的不断升级和改造，主要体现在提高性能和节约成本上。LED显示屏控制系统的组成一般有如下几个部分：视频发送装置、视频接收分配装置、LED面板。显然，作为前端的视频发送装置在整个环节中起着举足轻重的作用。

LED显示屏控制系统的视频发送装置一般由DVI装置、FPGA控制器、外存储体装置和网络输出装置构成，FPGA控制器将输入的图像数据交替写入外存储体，同时也从外存储体中交替读出图像数据，再通过网络格式依次将数据输出，原理框图如图1所示。

通常，控制LED显示屏的计算机的分辨率设置为1024*76860Hz或者1280*102460Hz。对于1280*102460Hz的实时视频源，总的数据量为：1280*1024*60*24=1887436800bit；其中一帧的数据量为：1280*1024*24=31457280bit。

考虑到分辨率为1280*102460Hz时的像素时钟为108MHz，并且整个实现过程需要2倍的存储空间进行乒乓操作，故通常采用两片32位宽的SDRAM作为外接存储体。

带有外接存储体的发送卡具有缓存一帧数据的能力，并将输出与输入隔离开，有利于从全屏的数据中按照不同需求截取所需数据进行处理。但同时，滞后一帧数据也是实时传输中的一个缺点，尤其是在需要严格实时传输的场合。另外，增加两片SDRAM也给设计增加了成本。

在现有LED显示屏发送卡的基础上，还设计了一种无外接存储体的LED显示屏发送卡，如图2所示。该发送卡由DVI装置、FPGA控制器、两路千兆网输出装置构成。DVI解码芯片将解码得到的数据和控制信号传给FPGA控制器，FPGA控制器通过内部的RAM进行缓存，并做了更换时钟域和位宽变换的操作，然后将处理后的数据通过千兆网输出。

对1280*102460Hz的实时视频源，这里采用垂直分区的方法，即将满屏数据平均分成两路千兆网输出，每一路千兆传输640*1024，如图3所示。

由图2的基本框图看出，该发送卡的设计除了搭建好硬件平台外，最重要的是FPGA控制器内部程序的设计。无外接存储体发送卡的FPGA控制器的内部原理框图如图4所示。

FPGA控制器的内部逻辑包括数据输入装置、双口RAM及其控制装置、24bit转8bit装置、千兆网输出装置。数据输入装置将输入的DVI信号（包括数据、时钟、使能、行场同步信号）分配给后端的RAM和RAM控制装置，并控制着整个系统的同步；RAM控制装置控制RAM的读写操作，尤其是对开始写、写停、开始读、读停这四个状态的控制；从RAM输出的数据经过并串转换后传输给千兆网输出装置，千兆网输出装置则按照一定的网络格式将接收到的数据进行打包输出。

图3提到的将数据分区发送，该方法能够将满屏数据平均分成两路千兆网输出。以下就以垂直分区的方法分析其数据流向、时钟变化和传输时间差。

对于一路千兆网数据而言，采用1个双口RAM设计，RAM的深度设置为640，输入和输出字长均设置为24bit，读写时钟和使能分别独立，如图5所示。

其中，数据输入和写时钟分别为DVI解码芯片解码后的24bit图像数据DVI_DATA[23:0]和时钟WRAM_CLK，读RAM的时钟为千兆网时钟RMII_CLK（125M）三分频后得到的时钟RRAM_CLK(41.66MHz)，这样，后端再通过一个24bit转8bit装置即可将数据进行实时传输。

如图6所示，通过RRAM_CLK（41.66MHz）时钟从RAM中读出一个像素的数据，然后再通过3个RMII_CLK（125M）传输给千兆网，即做了一个实时的并串转化。如此流水操作下去，当从RAM中读完640个像素时，千兆网控制装置将停止读RAM操作，等待下一行数据的到来。当DVI解码后的下一行数据一旦往RAM中存储的时候（至少已经往其中存储了1个像素），千兆网控制装置又开始从RAM中读取数据，如此循环，直到第1024行数据的640个像素数据被传输完。