[实用新型]一种基于微处理器的FPGA配置系统

权利要求书

1.一种基于微处理器的现场可编程门阵列FPGA配置系统，其特征在于，所述系统包括： 

微处理器以及主FPGA芯片； 

所述微处理器与所述主FPGA芯片相连； 

所述微处理器用于将配置数据传输至所述主FPGA芯片，以配置所述主FPGA芯片。 

2.根据权利要求1所述的系统，其特征在于，所述系统还包括： 

一片或多片从FPGA芯片； 

所述主FPGA芯片以及所述一片或多片从FPGA芯片之间串行相连； 

所述微处理器与所述一片或多片从FPGA芯片分别相连； 

所述微处理器用于将配置数据传输至所述一片或多片从FPGA芯片，以配置所述一片或多片从FPGA芯片。 

3.根据权利要求2所述的系统，其特征在于， 

所述微处理器的第一输入输出接口与所述主FPGA芯片的串行配置数据输入管脚相连； 

所述微处理器的第二输入输出接口与所述主FPGA芯片的低电平异步复位管脚相连； 

所述微处理器的第三输入输出接口与所述主FPGA芯片的初始化管脚相连； 

所述微处理器的第四输入输出接口与所述主FPGA芯片的配置成功标志管脚相连； 

所述微处理器的第五输入输出接口与所述主FPGA芯片的时钟管脚相连。 

4.根据权利要求2所述的系统，其特征在于， 

所述主FPGA芯片的串行配置数据输出管脚与第一级所述从FPGA芯片的串行配置数据输入管脚相连； 

所述从FPGA芯片的串行配置数据输出管脚与下一级所述从FPGA芯片的串行配置数据输入管脚相连； 

所述微处理器的第二输入输出接口与全部所述从FPGA芯片的低电平异步复位管脚分别相连； 

所述微处理器的第三输入输出接口与全部所述从FPGA芯片的初始化管脚分别相连； 

所述微处理器的第四输入输出接口与全部所述从FPGA芯片的配置模式选择管脚分别相连； 

所述微处理器的第五输入输出接口与全部所述从FPGA芯片的时钟管脚分别相连。 

5.根据权利要求1所述的系统，其特征在于，所述系统还包括： 

第一电阻，所述主FPGA芯片的多个配置模式选择管脚分别与所述第一电阻的一端相连，所述第一电阻的另一端与低压电源相连。 

6.根据权利要求2所述的系统，其特征在于，所述系统还包括： 

一个或多个第二电阻，每个所述从FPGA芯片的多个配置模式选择管脚分别与一个所述第二电阻的一端相连，每个所述第二电阻的另一端与低压电源相连。 

7.根据权利要求2所述的系统，其特征在于，所述系统还包括： 

第三电阻、第四电阻以及第五电阻； 

所述第三电阻的一端连接到所述微处理器的第二输入输出接口和所述主FPGA芯片的低电平异步复位管脚之间的连线上，所述第三电阻的另一端与低压电源相连； 

所述第四电阻的一端连接到所述微处理器的第三输入输出接口和所述主FPGA芯片的初始化管脚之间的连线上，所述第四电阻的另一端与低压电源相连； 

所述第五电阻的一端连接到所述微处理器的第四输入输出接口和所述主FPGA芯片的配置成功标志管脚之间的连线上，所述第五电阻的另一端与低压电源相连。 

8.根据权利要求1-7任一项所述的系统，其特征在于，所述系统还包括： 

上位机，与所述微处理器相连，用于产生所述配置数据并将所述配置数据通过所述微处理器的串口或以太网口传输至所述微处理器。 

9.根据权利要求8任一项所述的系统，其特征在于，所述微处理器还用于存储所述配置数据。 

10.根据权利要求3或4所述的系统，其特征在于， 

所述微处理器的第一输入输出接口，用于通过所述主FPGA芯片的串行配置数据输入管脚，向所述主FPGA芯片输出所述配置数据； 

所述微处理器的第二输入输出接口，用于通过所述主FPGA芯片或所述从FPGA芯片的低电平异步复位管脚，向所述主FPGA芯片或所述从FPGA芯片输出低电平异步复位信号； 

所述微处理器的第三输入输出接口，用于通过所述主FPGA芯片或所述从FPGA芯片的初始化管脚，输入所述主FPGA芯片或所述从FPGA芯片发送的初始化信号； 

所述微处理器的第四输入输出接口，用于通过所述主FPGA芯片或所述从FPGA芯片的配置成功标志管脚，输入所述主FPGA芯片或所述从FPGA芯片发送的配置成功信号； 

所述微处理器的第五输入输出接口，用于通过所述主FPGA芯片或所述从FPGA芯片的时钟管脚，向所述主FPGA芯片或所述从FPGA芯片输出时钟信号； 

所述主FPGA芯片的串行配置数据输出管脚，用于通过第一级所述从FPGA芯片的串行配置数据输入管脚，向第一级所述从FPGA芯片输出所述配置数据； 

所述从FPGA芯片的串行配置数据输出管脚，用于通过下一级所述从FPGA芯片的串行配置数据输入管脚，向下一级所述从FPGA芯片输出所述配置数据。