[实用新型]一种用于“硅通孔”TSV-Cu结构工艺残余应力测试的实验装置

说明书

技术领域

本发明涉及一种工艺残余应力测试方法，面向下一代三维（3D）互联电子封装技术，针对采用镀铜工艺制作的“硅通孔”TSV（Through-Silicon Via）3D互连封装结构在制作过程中产生的工艺残余应力，发明了一套针对TSV-Cu（镀铜工艺制作的硅通孔）进行工艺残余应力测试的实验装置，属于电子信息技术领域。 

背景技术

随着电子信息产业的快速发展，电子封装行业也快速发展，从传统的平面（2D）封装快速向三维（3D）封装技术发展，新的封装形式不断涌现。在众多的下一代三维（3D）互联电子封装技术中，硅通孔（Through-Silicon Via）简称TSV被认为是3D封装的核心。 

在TSV制作过程中，要经历刻蚀、PECVD（等离子增强化学气相沉积）、PVD物理气相沉积、电镀（铜）、CMP（化学机械抛光）等多个复杂工艺步，并且不同工艺步之间的操作温度相差悬殊，而结构中不同材料的热膨胀系数有所差别（例如铜的热膨胀系数是硅的6倍），这就导致在最后的TSV结构中会积累了由于热膨胀系数适配产生的工艺残余应力。残余应力的存在会严重影响电子器件的服役可靠性，降低电子产品的电气性能、影响产品的良率、缩短服役周期等等，所以对TSV结构中工艺残余应力进行评估尤为重要，从而为改进TSV的制造工艺，提高电子产品质量和可靠性提供技术支撑。 

在现有的关于TSV-Cu结构残余应力测试中，往往使用纳米压痕仪、拉曼光谱、X射线等方法对TSV进行残余应力的测试，但是采用不同方法测试的残余应力结果相差较大，并且不同的测试方法会对试样进行切割剖分等会使试样中 残余应力得到释放的处理方法，这就使得测试方法和测试装置有待改进。针对TSV-Cu（镀铜工艺制作的硅通孔）的工艺残余应力的测试需要进一步发展。 

发明内容

本实用新型所要解决的技术问题是，克服已有的针对TSV-Cu（镀铜工艺制作的硅通孔）的工艺残余应力的测试局限性，提供一种可以保持TSV-Cu结构不被破坏，不会引起残余应力释放的一种实验装置，以使测量的结果准确可靠。 

本发明专利为一种工艺残余应力测试装置，其特征在于：实验装置主要包括压头1，实验试样2，试样载台3，铂金电加热片4四部分。所述的试样载台3上开有一个通孔，且直径要比试样2中硅通孔的直径要大。试样载台3在最下方，实验试样2放置在试样载台3上并将实验试样2中的铜柱同试样载台3中的孔洞对中，铂金电加热片4共四面位于实验试样2中上表面硅通孔的四周。压头1位于实验试样2中硅通孔的正上方，从上往下对实验试样2中的铜柱进行挤压。 

其包括如下步骤： 

S1：实验时，用压头1向下对实验试样2中硅通孔中的铜柱进行挤压，同时记录压头向下作用时的位移和压力F，通过观察压力F和位移曲线，得到压力F突然下降时的门槛值，并将此值代入压力和界面切应力转换公式1中，便得到镀铜工艺制作的硅通孔结构TSV-Cu中铜和硅界面处发生滑移时的切应力门槛值τ₀。 

τ0≈F2πrt---(1)]]>

式1中，F为压头压力，r为TSV(硅通孔)中孔的半径，t为实验试样的厚度。在加载过程中，采用加载速度为0.1mm/min的缓慢小力值加载方式，。同时采用铂金电加热片4给试样进行加热，加载精度为1K，促使铜和硅的界面处发生扩 散滑移。 

S2：TSV-Cu结构工艺残余应力计算方法。根据公式（2）：