[实用新型]一种SPI串口模块的FPGA实现装置

说明书

技术领域

本实用新型涉及接口通信领域，特别是涉及一种串行外设接口（SPI）通信的基于FPGA实现的装置。

背景技术

串行外设接口（SPI）是一个高速同步的串行输入/输出口。SPI通常用于处理器和外部外设以及其它处理器之间进行通信。很多新型器件如LCD模块、FLASH、ADC、EEPROM存储器以及时钟芯片等都采用了SPI接口。但在实际开发应用中，若主控制器无SPI接口或需要与多个具有SPI接口的外设通信，就要使用主控制器的I/O口通过软件来模拟，这在很大程度上限制了其应用给数据传输带来不便。

当前，基于主从处理器结构的系统架构已经成为一种主流（如DSP+FPGA，MCU+FPGA等）。FPGA优点主要在于它有很强的灵活性，即其内部的具体逻辑功能可以根据需要配置，对电路的修改和维护很方便。传统SPI接口的FPGA实现往往采用厂家提供的IP核实现，这种方法虽能基本满足SPI通信要求，但设计不够灵活，不利于功能扩展。

实用新型内容

本实用新型的目的是提供一种SPI串口模块的FPGA实现装置，该装置以FPGA为硬件平台，采用硬件来实现SPI接口扩充，可实现对SPI通信数据的自动接收和发送，也可由外部对该SPI串口进行快速配置，从而完成串口通信速率、时钟模式、工作方式、数据长度等的动态更改。该设计可扩充为多路SPI数据通信接口，一方面弥补了常规处理控制器件（单片机、DSP等）所自带的SPI硬件串口操作繁琐、功能受限的不足，另一方面也把单片机、DSP从频繁的数据查询或数据中断中解放出来，从而投入更多精力到其它的功能控制中。该装置既能满足SPI通讯的需求，又设计更灵活，更利于功能扩展。

本实用新型或发明采用的技术方案如下：一种SPI串口模块的FPGA实现装置，其特征在于：包括对外并行接口模块1，数据接收FIFO模块2，通信参数配置模块3，数据发送FIFO模块4，串行数据接收、命令解析及中断产生模块5，串行时钟产生及收发控制模块6，串行数据发送处理模块7。

所述对外并行接口模块1分别与数据接收FIFO模块2、通信参数配置模块3、数据发送FIFO模块4相连；

所述数据接收FIFO模块2又与串行数据接收、命令解析及中断产生模块5相连；

所述通信参数配置模块3又与串行时钟产生及收发控制模块6相连；

所述数据发送FIFO模块4又与串行数据发送处理模块7相连；

所述串行数据接收、命令解析及中断产生模块5，串行时钟产生及收发控制模块6，串行数据发送处理模块7依次相连。

作为优选，还包括与串行时钟产生及收发控制模块6相连的状态线SPI_STATUS12。

作为优选，所述对外并行接口模块1与处理控制器8相连。

作为优选，所述串行数据接收、命令解析及中断产生模块5与主机输入/从机输出数据线SPISOMI9相连。

作为优选，所述串行时钟产生及收发控制模块6又分别与串行时钟线SPICLK10、从机选通信号线SPI_CS11相连。

作为优选，所述串行数据发送处理模块7又与主机输出/从机输入数据线SPISIMO13相连。

与现有技术相比，本实用新型的有益效果是：

1、该设计可扩充为多路SPI数据通信接口，一方面弥补了常规处理控制器件（单片机、DSP等）所自带的SPI硬件串口操作繁琐、功能受限的不足，另一方面也把单片机、DSP从频繁的数据查询或数据中断中解放出来，从而投入更多精力到其它的功能控制中。

2、该装置既能满足SPI通讯的需求，又设计更灵活，更利于功能扩展。

附图说明

图1为本实用新型的装置原理示意图。

图2为本实用新型其中一实施例的应用示意图。

图3为图2所示实施例的SPI主模式数据接收时序图。

图4为图2所示实施例的SPI主模式数据发送时序图。

图5为图2所示实施例的SPI主模式数据接收流程图。

图6为图2所示实施例的SPI主模式数据发送流程图。

具体实施方式

下面结合附图和实施例对本实用新型作进一步的说明。

如图1所示，一种SPI串口模块的FPGA实现装置，包括对外并行接口模块1，数据接收FIFO模块2，通信参数配置模块3，数据发送FIFO模块4，串行数据接收、命令解析及中断产生模块5，串行时钟产生及收发控制模块6，串行数据发送处理模块7。