[实用新型]一种高清低功耗嵌入式视频服务器

权利要求书

1.一种高清低功耗嵌入式视频服务器，其特征在于它包含高清视频输入端(1)、高清视频解码芯片电路(2)、FPGA芯片电路(3)、双核处理器(4)、电源(5)、RS232接口芯片(6)、RS485接口芯片(7)、存储器(8)、以太网RS45接口芯片(9)、高清视频编码芯片电路(10)、高清视频输出端(11)；高清视频输入端(1)的一端与高清视频解码芯片电路(2)的一端相连，高清视频解码芯片电路(2)的另一端与FPGA芯片电路(3)的一端相连，FPGA芯片电路(3)的另一端分别与双核处理器(4)、高清视频编码芯片电路(10)的一端连接，双核处理器(4)的另一端分别与电源(5)、以太网RS45接口芯片(9)、RS232接口芯片(6)、RS485接口芯片(7)、存储器(8)的一端相连，高清视频编码芯片电路(10)的另一端与高清视频输出端(11)的一端连接。

2.根据权利要求1所述的一种高清低功耗嵌入式视频服务器，其特征在于所述的高清视频解码芯片电路(2)包含解码芯片(U37)、电容一-电容四(C1-C4)、电阻一-电阻二(R1-R2)、石黄晶体振荡器(X1)、电感器(L1)；解码芯片(U37)的96脚分别与电容一(C1)、电容二(C2)、电感器(L1)的一端相连，电感器(L1)的另一端接3.3V的电源，电容一(C1)的另一端分别与电容二(C2)的另一端、电容三(C3)的一端、电容四(C4)的一端相连且接地，解码芯片(U37)的94脚分别与石黄晶体振荡器(X1)的一端、电阻一(R1)的一端、电容三(C3)的另一端相连，解码芯片(U37)的95脚分别与石黄晶体振荡器(X1)的另一端、电阻一(R1)的另一端、电容四(C4)的另一端相连，解码芯片(U37)的99脚与电阻二(R2)的一端相连，电阻二(R2)的另一端接地，解码芯片(U37)的105脚接地。

3.根据权利要求1所述的一种高清低功耗嵌入式视频服务器，其特征在于所述的高清视频解码芯片电路(10)包含变压器一-变压器 四(U1-U4)、电阻四-电阻十四(R4-R14)、保险丝(F1)、电容六-电容九(C6-C9)、编码芯片(U40)、接口二(J22)；编码芯片(U40)的27脚与电阻(R4)的一端连接，编码芯片(U40)的40脚分别与电容六(C6)的一端、变压器一(U1)的1脚相连，电容六(C6)的另一端与电阻五(R5)的一端相连，编码芯片(U40)的39脚分别与电阻五(R5)的另一端、变压器一(U1)的3脚相连，编码芯片(U40)的37脚分别电容七(C7)的一端、变压器二(U2)的1脚相连，电容七(C7)的另一端与电阻六(R6)的一端相连，编码芯片(U40)的36脚分别与电阻六(R6)的另一端、变压器二(U2)的3脚相连，编码芯片(U40)的34脚分别与电容九(C9)的一端、变压器三(U3)的1脚相连，电容九(C9)的另一端与电阻八(R8)的一端相连，编码芯片(U40)的33脚分别与电阻八(R8)的另一端、变压器三(U3)的3脚相连，编码芯片(U40)的31脚分别与电容八(C8)的一端、变压器四(U4)的1脚相连，电容八(C8)的另一端与电阻七(R7)的一端相连，编码芯片(U40)的46脚与电阻九(R9)的一端相连，电阻九(R9)的另一端分别与电阻十四(R14)的一端、接口二(J22)的15脚相连，编码芯片(U40)的47脚与电阻十(R10)的一端相连，电阻十(R10)的另一端分别与电阻十三(R13)的一端、接口二(J22)的16脚相连，电阻十三(R13)的另一端与电阻十四(R14)的另一端相连且接5V电源，编码芯片(U40)的45脚接5V电源，编码芯片(U40)的51脚与电阻十一(R11)的一端相连，编码芯片(U40)的24脚与电阻十二(R12)的一端相连，电阻十二(R12)的另一端接地，编码芯片(U40)的50脚与52脚连接且接地，接口二(J22)的1脚与变压器一(U1)的2脚相连，接口二(J22)的3脚与变压器一(U1)的4脚相连，接口二(J22)的4脚与变压器二(U2)的2脚相连，接口二(J22)的6脚与变压器二(U2)的4脚相连，接口二(J22)的7脚与变压器三(U3)的2脚相连，接口二(J22)的9脚与变压器三(U3)的4脚相连，接口二(J22)的10脚与变 压器四(U4)的2脚相连，接口二(J22)的12脚与变压器四(U4)的4脚相连，接口二(J22)的18脚与保险丝(F1)的一端相连，保险丝(F1)的另一端接5V电源，接口二(J22)的2脚、5脚、11脚、17脚相连且接地。

4.根据权利要求1所述的一种高清低功耗嵌入式视频服务器，其特征在于所述的FPGA芯片电路(3)包含处理芯片一-处理芯片二(U28-U29)、电阻十六-电阻三十一(R16-R31)、接口一(J11)；处理芯片一(U28)的1脚与电阻十六(R16)的一端，处理芯片一(U28)的4脚与电阻十七(R17)的一端相连，电阻十七(R17)的另一端与电阻十六(R16)的另一端相连且接地，处理芯片一(U28)的5脚分别与电阻二十三(R23)的一端、电阻二十二(R22)的一端相连，电阻二十三(R23)的另一端接3.3V的电源，电阻二十二(R22)的另一端接地，处理芯片一(U28)的6脚分别与电阻二十一(R21)的一端、电阻二十(R20)的一端相连，电阻二十一(R21)的另一端接3.3V电源，电阻二十(R20)的另一端接地，处理芯片一(U28)的7脚分别与电阻十九(R19)的一端、电阻十八(R18)的一端相连，电阻十九(R19)的另一端接3.3V的电源，电阻十八(R18)的另一端接地，处理芯片一(U28)的10脚与处理芯片二(U29)的D0端相连，处理芯片一(U28)的13脚与处理芯片二(U29)的12脚相连，处理芯片一(U28)的14脚分别与处理芯片二(U29)的13脚、电阻三十一(R31)的一端相连，电阻三十一(R31)的另一端分别与电阻二十五(R25)的一端、电阻二十四(R24)的一端相连且接3.3V的电源，处理芯片一(U28)的15脚分别与电阻二十五(R25)的另一端、处理芯片二(U29)的11脚相连，处理芯片一(U28)的16脚分别与电阻二十四(R24)的另一端、处理芯片二(U29)的6脚相连，处理芯片一(U28)的17脚分别与处理芯片二(U29)的21脚、接口一(J11)的4脚相连，处理芯片一(U28)的18脚分别与处理芯片二(U29)的20脚、接 口一(J11)的6脚相连，处理芯片一(U28)的19脚与接口一(J11)的8脚相连，处理芯片一(U28)的20脚与处理芯片二(U29)的22脚相连，处理芯片二(U29)的25脚与电阻二十六(R26)的一端相连，电阻二十六(R26)的另一端接地，处理芯片二(U29)的26脚分别与电阻二十八(R28)的一端、电阻二十七(R27)的一端相连，电阻二十八(R28)的另一端接3.3V的电源，电阻二十七(R27)的另一端接地，处理芯片二(U29)的27脚分别与电阻三十(R30)的一端、电阻二十九(R29)的一端相连，电阻三十(R30)的另一端接3.3的电源，电阻二十九(R29)的另一端接地，处理芯片二(U29)的19脚与接口一(J11)的10脚相连，接口一(J11)的1脚、3脚、5脚、7脚、9脚、11脚、13脚相连且接地。