[实用新型]一种高速比较器

权利要求书

1.一种高速比较器，其特征在于：包括依次连接的前置差分放大器（10）、动态锁存电路（20）和锁存输出电路（30）；其中：

所述前置差分放大器（10），为有源负载结构的差分放大器；所述动态锁存电路（20），设置有以反相器首位相接成的双稳态结构；所述锁存输出电路（30），设有对动态锁存电路的输出进行锁存并输出的两个共源差分输入NMOS管和两个交叉耦合的PMOS管。

2.根据权利要求1所述的高速比较器，其特征在于，所述前置差分放大器（10）包括：第一PMOS晶体管（MP1）、第二PMOS晶体管（MP2）、第一NMOS晶体管（MN1）、第二NMOS晶体管（MN2）和第三NMOS晶体管（MN3）；

所述第一NMOS晶体管（NM1）的漏极接第二NMOS晶体管（NM2）的源极和第三NMOS晶体管（NM3）的源极，第一NMOS晶体管（NM1）的源极接地（GND），第一NMOS晶体管（NM1）的栅极接偏置电压（Vbias）；

所述第三NMOS晶体管（NM3）的栅极接正向输入（VIP），第二NMOS晶体管（NM2）的栅极接反向输入（VIN），第三NMOS晶体管（NM3）的漏极接第二PMOS晶体管（MP2）的漏极和栅极；第二NMOS晶体管（NM2）的漏极接第一PMOS晶体管（MP1）的漏极和栅极；所述第三NMOS晶体管（NM3）和第二NMOS晶体管（NM2），构成了前置差分放大器的输入差分对管；

所述第一PMOS晶体管（MP1）的源极和第二PMOS晶体管（MP2）的源极接电源（VDD），PMOS晶体管（MP1）和PMOS晶体管（MP2）构成了前置差分放大器中的有源负载。

3.根据权利要求2所述的高速比较器，其特征在于，所述前置差分放大器（10）具有形成比较器输入端的两个差分第一输入端口（VIN）和第二输入端口（VIP），以及形成前置差分放大器输出的第一输出结点（net1）和第二输出结点 （net2）；第三NMOS晶体管（NM3）和第PMOS晶体管（MP2）之间的连接处构成了第二输出结点（net2），第NMOS晶体管（NM2）和第一PMOS晶体管（MP1）之间的连接处构成了第一输出结点（net1）。

4.根据权利要求1所述的高速比较器，其特征在于，所述动态锁存电路（20）包括：第三PMOS晶体管（MP3）、第四PMOS晶体管（MP4）、第五PMOS晶体管（MP5）、第六PMOS晶体管（MP6）、第七PMOS晶体管（M7）、第八PMOS晶体管（MP8）、第四NMOS晶体管（MN4）、第五NMOS晶体管（MN5）、第六NMOS晶体管（MN6）和第七NMOS晶体管（MN7）；

所述第四PMOS晶体管（MP4）的栅极接前置差分放大器（10）的第二输出结点（net2），第四PMOS晶体管（MP4）的源极接电源（VDD），第四PMOS晶体管（MP4）的漏极接第五PMOS晶体管（MP5）的源极；第三PMOS晶体管（MP3）的栅极接前置差分放大器的第一输出结点（net1），第三PMOS晶体管（MP3）的源极接电源（VDD），第三PMOS晶体管（MP3）的漏极接第六PMOS晶体管（MP6）的源极；所述第四PMOS晶体管（MP4）和第三PMOS晶体管（MP3）构成动态锁存电路的输入差分对，同时第一输出端口（net1）和第二输出端口（net2）也成为动态锁存电路的差分输入端口；

所述第五PMOS晶体管（MP5）的漏极接第七PMOS晶体管（MP7）的源极，第六PMOS晶体管（MP6）的漏极接第八PMOS晶体管（MP8）的源极，第五PMOS晶体管（MP5）的栅极和第六PMOS晶体管（MP6）的栅极接时钟信号（CLK）；

所述第七PMOS晶体管（MP7）的漏极、第八PMOS晶体管（MP8）的栅极、第四NMOS晶体管（MN4）的漏极、第六NMOS晶体管（MN6）的漏极和第五NMOS晶体管（MN5）的栅极之间连接处构成了第三输出结点（net3）； 所述第八PMOS晶体管（MP8）的漏极、第七PMOS晶体管（MP7）的栅极、第五NMOS晶体管（MN5）的漏极、第七NMOS晶体管（MN7）的漏极和第四NMOS晶体管（MN4）的栅极之间连接处构成了第四输出结点（net4）；

所述第四NMOS晶体管（MN4）的源极接地（GND），第五NMOS晶体管（MN5）的源极接地（GND），第七PMOS晶体管（MP7）、第八PMOS晶体管（MP8）、第四NMOS晶体管（MN4）和第五NMOS晶体管（MN5）构成交叉耦合反相器；

所述第六NMOS晶体管（MN6）的栅极和第七NMOS晶体管（MN7）的栅极分别接时钟信号（CLK），第六NMOS晶体管（MN6）的源极和第七NMOS晶体管（MN7）的源极分别接地。

5.根据权利要求1所述的高速比较器，其特征在于，所述锁存输出电路（30）包括：第八NMOS晶体管（MN8）、第九NMOS晶体管（MN9）、第九PMOS晶体管（MP9）、第十PMOS晶体管（MP10）、第一反相器（inv1）和第二反相器（inv2）；

所述第八NMOS晶体管（MN8）的漏极、第九PMOS晶体管（MP9）的漏极、第十PMOS晶体管（MP10）的栅极和第二反相器（inv2）的输入之间的连接处构成了第五输出结点（net5）；所述第九NMOS晶体管（MN9）的漏极、第十PMOS晶体管（MP10）的漏极、第九PMOS晶体管（MP9）的栅极和第一反相器（inv1）的输入之间的连接处构成了第六输出结点（net6）；

所述第八NMOS晶体管（MN8）的源极接地，第八NMOS晶体管（MN8）的漏极接结点（net5），第八NMOS晶体管（MN8）的栅极接第四输出结点（net4）；第九NMOS晶体管（MN9）的源极接地，第九NMOS晶体管（MN9）的漏极接第六输出结点（net6），第九NMOS晶体管（MN9）的栅极接第三输出结点 （net3）；

所述第九PMOS晶体管（MP9）的源极接电源（VDD），第九PMOS晶体管（MP9）的漏极接第五输出结点（net5），第九PMOS晶体管（MP9）的栅极接第六输出结点（net6）；第十PMOS晶体管（MP10）的源极接电源（VDD），第九PMOS晶体管（MP9）的漏极接第六输出结点（net6），第九PMOS晶体管（MP9）的栅极接第五输出结点（net5）；第一反相器（inv1）的输入接第六输出结点（net6），输出为比较器正输出端（VOP），第二反相器（inv2）的输入接第五输出结点（net5），输出为比较器负输出端（VON）。