[实用新型]带组合逻辑通路的寄存器

说明书

技术领域

本实用新型涉及集成电路领域，尤其涉及带组合逻辑通路的寄存器。

背景技术

   在目前的专用数字集成电路设计中，电路的实现是使用一系列的标准逻辑单元。这些单元根据功能通常可以分为组合逻辑单元和时序逻辑单元。

时序逻辑的状态与之前时刻的输入有关，组合逻辑则无关。时序逻辑中最常见的单元就是寄存器，或者叫D-触发器。在时钟上升沿的作用下，寄存器的数据从输入传输到输出，上升沿消失时，输出的数据被保持。组合逻辑则没有时钟信号，输出根据输入的变化随时响应。这两种逻辑的单元，通常是区别开的。两种逻辑单元相互组合，实现大规模的同步时序电路。

发明内容

根据上述理论，本实用新型提供一种可配置的带组合逻辑通路的寄存器

为达到上述目的，本实用新型采用的技术方案是：带组合逻辑通路的寄存器，其特征在于：包括寄存器、多路选择器、第一锁存器、第二锁存器、传输门、第一与门、第二与门、非门；

多路选择器的输入端分别连接第二锁存器输出端、外部使能信号端口、外部数据信号端口；

第一锁存器的输出端通过传输门与第二锁存器连接，第一锁存器的输入端连接第二与门的输出端；所述第二与门的两个输入端分别连接外部使能信号端口、外部数据信号端口;

第一与门的两个输入端分别连接外部使能信号端口、时钟信号端口；第一与门的输出端与非门输入端连接；非门的输入端与输出端分别与传输门连接。

本实用新型的技术优势在于：组合逻辑和时序逻辑结合在一个单元中，使得在前馈使能信号FWD为1时，通过组合逻辑路径直接输出，时序部分成为一个锁存器失去作用，器件在逻辑上等效为一个缓冲器；在FWD为0时，通过时序逻辑路径，器件成为一个寄存器。

一个同时具备时序和组合逻辑功能的单元，将增加设计的灵活性，使得电路在流片完成以后，仍然可以通过硬件或者软件的方式配置。根据不同时钟频率和应用要求，调整该结构为时序逻辑或者组合逻辑，可以重新定义数据通路的结构和长度、流水线的结构等等。

下面结合附图和具体实施方式对本实用新型做进一步说明。

附图说明

图1 为本实施例模块示意图。

具体实施方式

参考图1，带组合逻辑通路的寄存器，时钟信号CK通过与FWD的第一与门A1后产生反相时钟nclk，在经过非门形成非反相时钟clk，用于电路的主要部分。

在电路的主要部分，外部数据信号I分成两路，一路接第二与门A2；另一路接到多路选择器（MUX）。第二与门的输出端接到第一锁存器latch1，然后接到传输门T和第二锁存器latch2。在传输门的输出端引出信号也接到MUX。

当FWD为0时，时钟有效并输出nclk和clk，外部数据信号I通过第二与门A2，MUX选通传输门T的连接。在时钟的低电平，第一锁存器latch1透明，信号进入传输门T的输入；而第二锁存器latch2锁存，第二锁存器latch2输出端Z的值为上一次翻转时保存在latch2中的值。在时钟的高电平，第一锁存器latch1锁存，而第二锁存器latch2透明，时钟低电平时输入的数据通过传输门T，穿过l第二锁存器latch2和MUX。从而Z端的值在时钟的上升沿更新，Z端为带组合逻辑通路的寄存器的输出端。

当FWD为1时，第一与门A1，第二与门A2不被选通，MUX选通输入I。从而单元的逻辑功能表现为一个缓冲器，表现为组合逻辑，表达式为Z=I。

FWD连接到第一与门A1和第二与门A2，作用是在FWD为1时，锁存器和时钟不翻转，从而避免额外的功耗。

外部数据信号对应设置外部数据信号端口，外部使能信号对应设置外部使能信号端口，时钟信号外部对应设置时钟信号端口。