[实用新型]基于FPGA的时分多路复用芯片接收端复接系统

说明书

技术领域

本实用新型涉及数字通信技术领域，尤其涉及一种基于FPGA的时分多路复用芯片接收端复接系统。

背景技术

在数字通信中，为了提高传输效率，常常需要将若干路低速数字信号合并成一路高速数字信号，使多个信号沿同一信道传输而互相不干扰。一般采用专用集成电路(ASIC)实现，ASIC采用硬接线的固定模式、通常适用于大型项目，其优势是ASIC加电后可立即运行，就单位逻辑大小而言封装选择多，还可包括某些模拟逻辑。但存在的缺陷是，设计时间长，可靠性差、使用和维护成本高。

发明内容

本实用新型的目的就是为了解决现有技术的专用集成电路存在的设计、制造时间长，可靠性差、使用和维护成本高的问题；提供一种基于FPGA的时分多路复用芯片接收端复接系统；具有开发速度快、方便修改和添加新特性，能够开发期间或在产品生命期内修正错误，节约设计时间和制造成本，可靠性和灵活性高的优点。

为了实现上述目的，本实用新型采用如下技术方案：

基于FPGA的时分多路复用芯片接收端复接系统，主要包括同步码检测模块，保护模块，状态模块，同步模块，同步码检测模块由移位寄存器组成，保护模块用于负责完成前方三帧保护和后方三帧保护功能，状态模块用于判断系统是否处于同步状态，同步模块用于完成定时发生器和分接信道功能，保护模块分别与同步码检测模块、状态模块、同步模块连接。

所述同步码检测模块中的检测电路为8位移位寄存器。

工作原理：同步码检测电路由8位移位寄存器组成的检测模块，把帧同步码设定为8位码号“10011011”，同步码标志信号是检测同步码的标志信号，当移位寄存器中的数据是同步码时，将同步码标志信号置为0，否则同步码标志位置1。保护模块是负责完成前方3帧保护和后方3帧保护功能的模块，帧定位标志信号是对同步码标志信号进行判断的标志信号，在系统处于同步状态过程中，根据帧结构和系统时钟，同步码应该出现的时刻，帧定位标志信号置0；当系统连续3次检测到同步码时，系统完全同步标志位置0，表示系统处于完全同步状态，否则置1；当系统连续3次检测不到同步码时，系统完全失步标志位置0，表示系统处于完全失步状态，否则置1。状态模块是根据保护模块产生的系统完全同步/失步标志位，判断系统是否处于同步状态的功能模块。当系统完全同步标志位置0时，系统同步标志信号置0，表示系统处于同步状态；当系统完全失步标志位置0时，系统同步标志位置1，表示系统处于失步状态。同步模块完成定时发生器和分接信道的功能。其中帧定位标志信号是在系统处于非完全失步状态下，根据上次出现同步码的时刻，通过内部计数器在下次同步码该出现的时刻输出0。同步模块根据多个计数器和同步码检测的位置，对帧的时隙定位，并分接出30路并行数据。

本实用新型的有益效果：具有开发速度快、方便修改和添加新特性，能够开发期间或在产品生命期内修正错误，节约设计时间和制造成本，可靠性和灵活性高的优点，适用于自建内部通信系统等部门。

附图说明

图1是本实用新型的结构示意图；

具体实施方式

下面结合附图与实施例对本实用新型做进一步说明。