[实用新型]一种可调非重叠时钟发生器

说明书

技术领域

本实用新型涉及一种非重叠时钟发生器，具体涉及一种可调非重叠时钟发生器。

背景技术

开关电容(SC)技术是CMOS超大规模集成电路中的热点。开关电容电路不仅广泛应用于模拟信号处理(如滤波器、开关电容DC-DC转换器和电压比较器等)，还渗入到混合信号模块(如模数转换器、∑-Δ调制器和采样模拟结构)。而非重叠时钟发生器则被用来控制电容充放电的开关，是开关电容电路的核心模块之一。传统的非重叠时钟发生器设计一般采用与/或非门以及反相器链组成延时单元。尽管以往的研究者对非重叠时钟发生器提出了不同的设计方法，但是其中的时钟电路模块大都独立于输入信号发生器，因此均只能算是整形电路。在这些电路中，定义非重叠时钟对(clk1，clk2)属性的参数，比如占空比、非重叠时间间隔Δτ[clk1，clk2]和上升/下降时间都依赖于延迟单元的构成。一旦电路集成，这些参数将不能改变。此外，在此种传统设计的概念范畴内，由于延迟单元数目的限制，基础电路只限于中到高频率的应用。有研究者提出适于低频率应用的电路设计，但所需的晶体管数达到上百个。有的研究者意识到了振荡器与时钟一体化的重要性，提出运用数控振荡器(DCO)结构来实现从振荡信号发生到非重叠时钟产生的全过程。但是，为了控制非重叠时钟对的属性，采用了DCO、电平转换器以及其它一些数字电路，使得电路结构变得非常复杂。

实用新型内容

本实用新型所要解决的技术问题是提供一种可调非重叠时钟发生器，其具有占空比可调、且频率输出范围宽的特点。

为解决上述问题，本实用新型是通过以下技术方案实现的：

本实用新型一种可调非重叠时钟发生器，包括时钟发生器本体。该时钟发生器本体主要由振荡电路和至少2路占空比可调电路组成；其中2路或2路以上的占空比可调电路相互并联，且每1路占空比可调电路的输入端均与振荡电路的输出端相连；每1路占空比可调电路上各带有一占空比调节端，不同的占空比控制信号从不同的占空比可调电路进入时钟发生器本体中；占空比调节电路的输出端形成时钟发生器本体的输出端。

上述方案中，每1路占空比调节电路均由2个相互形成并联的输入反相器和控制反相器构成；其中输入反相器的输入端形成振荡电路的输入端，控制反相器的输入端形成占空比调节端，输入反相器与控制反相器的输出端相连后形成该占空比调节电路的输出端。

为了改善输出信号的波形，上述每1路占空比调节电路还包括有2个相互形成串联的中间反相器和输出反相器；其中中间反相器的输入端连接在输入反相器和控制反相器的输出端上，此时输出反相器的输出端形成该占空比调节电路的输出端。

为了获得互补信号，上述中间反相器的输出端上还引出一路互补信号输出端。

为了获得宽频率的调谐能力，上述振荡电路主要由输入控制电路和N级首尾相连的延时单元构成，其中每1级延时单元包括相互形成串联的传输门电路和振荡反相器，上述N为等于或大于3的奇数；外部输入的输入电压信号在进入时钟发生器本体之后立即分为2路，其中1路直接接入每1级延时单元传输门的1个控制端，另一路经过输入控制电路后接入每1级延时单元传输门的另1个控制端；最后一级延时单元的振荡反相器的输出端分为2路，1路作为反馈端连接至第一级延时单元的的输入端，另1路则形成振荡电路的输出端。

为了保证传输门的栅压之和不变，上述所述输入控制电路为由2个相同的场效应管构成；其中第一场效应管的源极与供电电源的正极相连，第二场效应管的漏极和栅极与供电电源的负极相连；第一场效应管的漏极与第二场效应管的源极连接，第一场效应管的栅极形成输入控制电路的输入端。

与现有技术相比，本实用新型具有如下特点：

1)通过在振荡电路的后方并联至少2路占空比调节电路产生非重叠的时钟信号，让本实用新型能够集振荡信号产生与非重叠时钟发生于一体，从而打破了传统的非重叠时钟电路结构，使得该电路成为一个真正意义上的时钟发生器；

2)由于占空比调节电路的占空比控制信号能够引出时钟发生器的外部，这不仅可以对时钟发生器输出的时钟信号的时间间隔进行灵活调节，而且能够在简化电路的前提下产生互补的、高电平区域非重叠的和/或低电平区域非重叠等多对非重叠时钟；

3)振荡电路采用基于传输门的压控振荡器，由于传输门作为可调的等效电阻能有宽的阻值范围即振荡电路能够获得宽频率范围，因此本实用新型能够具有多个数量级的宽频率调谐范围，可以广泛应用于低频率领域(如生物医学信号处理)和高频领域(如无线传感器网络节点探测及处理某一信号)。

附图说明