[发明专利]用于单元间干扰消除的系统和方法

说明书

本发明各实施方式总体上涉及单元间干扰消除。具体地，涉及一种方法，包括选择沿着存储器阵列的第一位线和第一字线定位的第一存储器单元。该方法进一步包括选择沿着(i)第一字线、(ii)临近于第一字线的第二字线或(iii)临近于第一位线的第二位线定位的第二存储器单元。基于编程存储器单元的预定序列选择第二存储器单元的位置。该方法进一步包括在第一存储器单元中写入数据，随后在第二存储器单元中写入数据和读取第一存储器单元和第二存储器单元。该方法进一步包括检测引起对第一存储器单元的干扰的第二存储器的一个或多个状态。

相关申请的交叉引用

本申请要求2011年12月15日提交的美国临时申请第61/576,291号的权益。以上引用的申请的全部公开内容通过引用结合于此。

技术领域

本公开内容总体上涉及半导体存储器，并且更具体地涉及闪存中的干扰消除。

背景技术

这里提供的背景描述是为了总体上呈现本公开内容的上下文的目的。本发明人的工作在这一背景技术部分中描述的该工作的程度上以及该描述的可以在提交时未另外限定为现有技术的方面既未被明示地也未被暗示地承认为相对于本公开内容的现有技术。

存储器集成电路(IC)包括存储器阵列。存储器阵列包括以行和列排列的存储器单元。存储器单元可包括易失性存储器或非易失性存储器的单元。当电力从存储器单元移除时，易失性存储器丢失存储在存储器单元中的数据。当电力从存储器单元移除时，非易失性存储器维持存储在存储器单元中的数据。

在存储器阵列的列和行中的存储器单元通过选择行的字线(WL)和选择列的位线(BL)来寻址。存储器IC包括在读取/写入(R/W)和擦除/编程(EP)操作期间分别选择WL和BL的WL解码器和BL解码器。

在图1中，存储器IC 10包括存储器阵列12、WL解码器16、BL解码器18和控制模块19。存储器阵列12包括如所示的以行和列排列的存储器单元14。WL解码器16和BL解码器18依赖于在R/W和EP操作期间选择的存储器单元14的地址分别选择WL和BL。

控制模块19接收来自主机(未示出)的命令(例如，读取、写入、擦除、编程等)。控制模块19在所选择的存储器单元14中读取和写入数据。附加地，当存储器单元14包括诸如闪存的非易失性存储器的单元时，控制模块19擦除和编程所选择的存储器单元14(例如，在一个或多个块或页中)。

仅为举例，存储器单元14可包括NAND或NOR闪存的单元。每个存储器单元14可被编程以存储N个二进制数字(比特)的信息，其中N是大于或等于1的整数。因此，每个存储器单元14可具有2^N个状态。为了每个单元存储N个比特，每个存储器单元14可包括具有2^N个可编程阈值电压(以下为阈值电压)的晶体管。晶体管的2^N个阈值电压分别代表存储器单元14的2^N个状态。

在图2中，存储器单元14-i可以包括具有阈值电压V_T的晶体管50。晶体管50可以包括浮置栅极G(以下为栅极G)、源极S和漏极D。写入操作期间存储在栅极G中的电荷的数量确定阈值电压V_T的值和存储器单元14-i的状态。

仅为举例，晶体管50可以具有依赖于存储在栅极G中的电荷的数量的两个可编程阈值电压V_T1和V_T2。当存储在栅极G中的电荷的数量是Q1时，晶体管50的阈值电压是V_T1。当存储在栅极G中的电荷的数量是Q2时，晶体管50的阈值电压是V_T2。依赖于存储在栅极G中的电荷的数量，具有大于或等于V_T1或V_T2的值的栅极电压(即V_GS)可导通晶体管50(即生成预定的漏极电流)。