[发明专利]一种差分高速时钟分频器和方法

说明书

技术领域

本发明是一种高速宽带多模分频器，特别涉及∑Δ多模分频器领域。多用于小数分频锁相环及其涉及的数字通信领域。

背景技术

传统分数锁相环如图1所示，包括：鉴频鉴相器(PFD)，用于比较参考频率和分频器输出反馈频率的相位差；电荷泵(CP)和环路滤波器(LPF)，将PFD产生的相位差转换成控制电压给压控振荡器；压控振荡器(VCO)，根据控制电压输出需要频率；多模分频器(MMD)用于产生反馈频率与参考频率比较。

多模分频器由2/3分频器级联而成，如图2所示。在一个分频周期内每一个2/3分频器可在控制位的控制下做3分频，其余的时候做2分频，从而达到2ⁿ到2⁽ⁿ⁺¹⁾-1连续分频。常用的分数调制器一般为∑Δ结构，对量化噪声有整形作用，将大部分量化噪声推到高频，通过锁相环环路低通特性将其滤除。

在目前常用高速锁相环中，多采用SCL结构实现多模除法器，如图3所示。其结构复杂，动态功耗大，通常占据了锁相环的大部分功耗，所以降低多模分频器的功耗对于降低整个锁相环功耗至关重要。

发明内容

1.发明目的

针对上述多模分频器所存在的问题与不足，本发明的目的是提供一种结构简单、高速低功耗的多模分频器结构。本发明适用于差分高速时钟分频。

2.技术方案

根据本发明，多模分频器包括：电平转换器、相互级联的2/3分频器单元。为了降低功耗，本发明的多模分频器整体结构是在图3基础上进行精简，优化后的结构只由电平转换器加TSPC结构的2/3分频器构成如图4所示。由于常用的电平转换器加TSPC结构的2/3分频器很难实现高速，本发明的特点是对电平转换器和2/3分频器内部结构做了优化处理，使其实现高速数据通信。

传统电平转换器，使用运放电路将差分信号转换成单端信号，再通过反向器转成满摆幅的信号，如图5所示。这种结构对输入信号的DC-offset很敏感，当差分信号有直流偏移时，通过运算放大器被放大，使信号偏离反向器的阈值电压，输出高电平变成毛刺，如图5输出所示，只能通过降速减小影响。本发明如图6所示在运算放大器和反向器之间增加了电容和电阻，电容有隔离直流作用，电阻起直流偏置作用，使反向器与输入信号的DC-offset无关，这样电平转换器就能支持更高频率。

常用的2/3分频器如图7所示，由普通TSPC锁存器和逻辑单元组成。这种2/3分频器的速度受TSPC锁存器延时和逻辑单元延时共同制约。本发明如图8所示将逻辑单元融合到TSPC锁存器中，具体融合过程如下：

1)图8中的MOS管MN8_1、MOS管MN8_2与MOS管MN8_3串联，MOS管MP8_1、MOS管MP8_2并联，串联模块的漏极与并联模块的漏极相接成反相器形式，实现了图7中逻辑与门装置31与TSPC锁存器装置32中的第一级锁存的功能；其中MOS管MP8_1与MOS管MN8_1的栅极由锁存器39的输出端B控制；MOS管MP8_2与MOS管MN8_2的栅极由锁存器37的输出端A控制；MOS管MN8_3的栅极由输入时钟CLK控制。

2)图8中的MOS管MN8_4、MOS管MN8_5与MOS管MN8_6串联，串联模块的漏极与MOS管MP8_3漏极相接成反相器形式，实现了图7中逻辑与门装置33与TSPC锁存器装置34中的第一级锁存的功能。MOS管MN8_4的栅极由传统TSPC锁存器装置34的输出A反向后信号控制；MOS管MN8_5的栅极由上一级2/3分频器的进位输出MO(对于本级是MI)信号控制(见多模分频器图2中的信号级联关系)；MOS管MP8_3与MOS管MN8_6的栅极由输入时钟CLK控制。

3)图8中的MOS管MP8_4、MOS管MP8_5并联后再与MP8_6串联，其中MP8_6的源极接电源，MOS管MP8_4、MOS管MP8_5的漏极与MOS管MN8_7漏极相接成反相器形式，实现了图7中逻辑与门装置35与TSPC锁存器装置36中的第一级锁存的功能。MOS管MP8_4的栅极由TSPC锁存器装置38的输出Mo信号控制；MOS管MP8_5的栅极由除3分频使能信号P控制；MOS管MP8_6与MOS管MN8_7的栅极由输入时钟CLK控制。

经过上面1)2)3)步将逻辑单元融合到TSPC锁存器中后减小了逻辑单元部分的延时，提高了工作速度。

3.有益效果

利用本发明，可以采用简单的电平转换器加TSPC结构的2/3分频器实现高速分频，在相同频率下功耗是传统高速多模分频器结构的50％左右。

附图说明