[发明专利]通孔和沟槽的形成方法

说明书

技术领域

本发明涉及半导体制造领域，尤其涉及一种通孔和沟槽的形成方法。

背景技术

在半导体的生产工艺中，随着特征尺寸的不断缩小，芯片内部的互连线的尺寸也需要相应地缩小，以便容纳更小尺寸的部件。但是随着半导体芯片向着微型化的方向发展，芯片中的互连线的数目也随之增加，导致RC延迟（RC Delay，电阻电容延迟）的产生，延缓了讯号的传输速度，进而影响了性能。现有技术中，通常采用低K材料作为介质层，降低电容，以达到减小RC的延迟的目的。

在半导体制造工艺的过程中往往会先在介质层中形成一些孔洞，孔洞一般由通孔和沟槽构成，接着对孔洞填充材料，形成互连线。由于特征尺寸的不断缩小，互连线的尺寸也需要相应地缩小，现通常形成的都是深宽比（High aspect ratio）较大的孔洞，这对填充（Gap Fill）能力更是极大的挑战。

现有技术中，如图1A至图1D所示，形成通孔和沟槽的步骤通常包括：

请参考图1A，提供半导体衬底10，所述半导体衬底10上设有层间介质层20和形成于层间介质层20中的金属线30；接着，在所述半导体衬底10上依次形成第一介质层40、第二介质层50、介质硬掩膜层60以及金属硬掩膜层70；

请参考图1B，对所述介质硬掩膜层60以及所述金属硬掩膜层70进行刻蚀暴露出部分第二介质层50；

请参考图1C，以所述介质硬掩膜层60以及所述金属硬掩膜层70作为掩膜，对暴露出的第二介质层50进行第一次刻蚀，暴露出所述第一介质层40，形成通孔51；

请参考图1D，继续以所述介质硬掩膜层60以及所述金属硬掩膜层70作为掩膜，对第二介质层50以及暴露的第一介质层40进行第二次刻蚀，去除通孔51中暴露的第一介质层40，暴露出所述金属线30，形成沟槽52。

其中，在进行第一次和第二次刻蚀形成所述通孔51以及所述沟槽52时，由于刻蚀不可避免的会造成所述通孔51中所述第二介质层50的表面损伤，从而导致所述第二介质层50的K值增加，进而增加电容，恶化半导体衬底10的RC延迟现象；此外，在后续对所述通孔51及所述沟槽52中进行填充材料时，由于第二介质层50上还保留有金属硬掩膜层70，使沟槽52上的所述介质硬掩膜层60以及金属硬掩膜层70组成的高度L1较高，从而导致孔洞的深宽比较大，不易填充材料。

发明内容

本发明的目的在于提出一种通孔和沟槽的形成方法，减少对介质层的损伤，降低半导体器件的RC延迟。

本发明的另一目的在于，降低沟槽的深宽比，便于填充材料。

为了实现上述目的，本发明提出一种通孔和沟槽的形成方法，其步骤包括：

提供半导体衬底；

在所述半导体衬底上形成第一介质层；

对所述第一介质层进行刻蚀，暴露出所述半导体衬底，形成通孔；

在所述第一介质层的表面以及通孔中形成介质阻挡层；

在所述介质阻挡层表面形成第二介质层；

对所述第二介质层进行刻蚀，并暴露出形成于通孔中的介质阻挡层，形成与所述通孔连通的沟槽；

去除通孔中的介质阻挡层。

进一步的，在形成第一介质层之前，在所述半导体衬底上依次形成层间介质层、位于层间介质层中的金属线以及覆盖所述层间介质层和金属线的蚀刻阻挡层。

进一步的，所述蚀刻阻挡层的材质为碳化硅。

进一步的，在形成所述第一介质层之后，在所述第一介质层上形成第一硬掩膜层。

进一步的，以所述第一掩膜层为掩膜对所述第一介质层进行刻蚀，并停止在所述蚀刻阻挡层上。

进一步的，所述第一硬掩膜层的材质为氧化硅。

进一步的，所述第一介质层的材质为超低K介质材料。

进一步的，所述介质阻挡层的材质为低K介质材料。

进一步的，所述介质阻挡层的材质为八甲基环四硅氧烷、碳氮化硅或低K氧化硅。

进一步的，所述介质阻挡层的厚度范围是30A~100A。

进一步的，所述第二介质层的材质为超低K介质材料。

进一步的，在形成所述第二介质层之后，在所述第二介质层上形成第二硬掩膜层。

进一步的，所述第二硬掩膜层的材质为氧化硅。

进一步的，采用干法刻蚀或湿法刻蚀工艺去除通孔中的介质阻挡层。