[发明专利]控制移位分组数据的位校正的装置

权利要求书

1.一种处理器，包括：

多个寄存器，用于存储64位分组数据操作数；

解码器，用于解码分解指令，所述分解指令具有32位指令格式，所述分解指令具有用于指示所述多个寄存器中的用来存储第一64位源分组数据操作数的第一寄存器的第一字段，并且所述分解指令具有用于指示所述多个寄存器中的用来存储第二64位源分组数据操作数的第二寄存器的第二字段，所述第一64位源操作数包括第一8个8位数据元素，所述第一8个8位数据元素包括在位[7:0]上的第一8位数据元素、在位[15:8]上的第二8位数据元素、在位[23:16]上的第三8位数据元素、在位[31:24]上的第四8位数据元素，所述第二64位源操作数包括第二8个8位数据元素，所述第二8个8位数据元素包括在位[7:0]上的第五8位数据元素、在位[15:8]上的第六8位数据元素、在位[23:16]上的第七8位数据元素、在位[31:24]上的第八8位数据元素；以及

执行单元，所述执行单元与所述解码器和所述多个寄存器耦合，所述执行单元响应于所述分解指令将64位目的地分组数据操作数存储在所述多个寄存器中的通过所述分解指令的第三字段指示的第三寄存器中，所述64位目的地操作数的位[7:0]存储来自所述第一64位源操作数的位[7:0]的第一8位数据元素，所述64位目的地操作数的位[15:8]存储来自所述第二64位源操作数的位[7:0]的第五8位数据元素，所述64位目的地操作数的位[23:16]存储来自所述第一64位源操作数的位[15:8]的第二8位数据元素，所述64位目的地操作数的位[31:24]存储来自所述第二64位源操作数的位[15:8]的第六8位数据元素，所述64位目的地操作数的位[39:32]存储来自所述第一64位源操作数的位[23:16]的第三8位数据元素，所述64位目的地操作数的位[47:40]存储来自所述第二64位源操作数的位[23:16]的第七8位数据元素，所述64位目的地操作数的位[55:48]存储来自所述第一64位源操作数的位[31:24]的第四8位数据元素，所述64位目的地操作数的位[63:56]存储来自所述第二64位源操作数的位[31:24]的第八8位数据元素，

其中所述处理器包括通用中央处理单元CPU，并且

其中所述处理器具有RISC体系结构。

2.如权利要求1所述的处理器，还包括允许所述处理器在以栈定位方式在所述多个寄存器的寄存器上操作和以非栈定位方式在所述多个寄存器的寄存器上操作之间切换的机构。

3.如权利要求1所述的处理器，其中所述处理器能够处理80位浮点数。

4.如权利要求1所述的处理器，其中所述处理器包括64位处理器。