[发明专利]时序路径上保持时间的调节装置与方法

说明书

技术领域

本发明是关于时序路径上保持时间的调节装置与方法，特别是不同芯片间同一时序路径上保持时间的调节装置与方法。

背景技术

由于模拟电路不能随着集成电路制造工艺尺寸的缩小而等比例缩小，所以当集成电路制造工艺越来越先进的时候，用相同工艺在同一颗芯片上实现数模混合片上系统的成本反而越来越不优化。

为解决这一问题，一种方法是基于芯片堆叠技术把片上系统中的数字逻辑单元和模拟电路分开，其中面积能够随着工艺尺寸缩小而等比例缩小的数字逻辑单元实现在先进的小尺寸工艺芯片上，面积不能随着工艺尺寸缩小而等比例缩小的模拟电路实现在折旧完毕且价格低廉的大尺寸工艺芯片上，然后用微控制器标准系统总线做管脚互连上下堆叠的这两颗芯片。

为使两个不同层上的芯片能进行正常数据通信，需保证不同层上芯片间同一时序路径上保持时间准确，这也是目前阻碍芯片堆叠技术发展的一个重要问题。

发明内容

本发明的一个目的在于提供片上系统的时序路径上保持时间的调整装置与方法，其可使不同芯片间的同一时序路径上保持时间满足正确时序的要求。

本发明提供一种时序路径上保持时间的调整装置，该时序路径是片上系统中不同芯片间的同一时序路径。保持时间的调整装置包含设置于这些芯片中一者上的保持时间延时装置，该保持时间延时装置选择给时序路径中的数据路径上加上不同的延时；以及设置于这些芯片中其它者上的保持时间校验装置，该保持时间校验装置使用乱序逻辑校验时序路径的保持时间是否满足正确时序需要。保持时间延时装置基于保持时间校验装置的校验结果调整延时直至满足正确时序需要。

本发明中，保持时间延时装置与片上系统的主微控制器内核设置在同一个芯片上。保持时间延时装置包含一多路选择器，该多路选择器设置在所述时序数据路径上，且位于芯片的输入输出管脚和组合逻辑之间。多路选择器的选择端连接至所述片上系统的保持时间延时选择特殊功能寄存器的输出端，数据输入端0-n(n≥2)分别连接1至n+1个串联的延时单元。当校验结果显示保持时间不满足正确时序需要时，保持时间延时选择特殊功能寄存器自增1。保持时间的最大延时为时序路径中时钟路径的最大延时减去时序路径中数据路径的最小延时。保持时间校验装置与片上系统的主微控制器内核设置在不同的芯片上。保持时间校验装置包含至少两个可读写的乱序逻辑结果特殊功能寄存器组成，至少两个乱序逻辑结果特殊功能寄存器共用一个上电复位信号；各特殊功能寄存器的时钟输入连至所述片上系统上一个乱序逻辑输入时钟特殊功能寄存器的输出，数据输入分别连至逻辑“0”或者逻辑“1”。

本发明还提供了一种时序路径上保持时间的调整方法，该时序路径是片上系统中不同芯片间的同一时序路径。本发明方法包含于芯片中一者上选择给时序路径中的数据路径上加上不同的延时，于芯片中其它者上使用乱序逻辑校验时序路径的保持时间是否满足正确时序需要；及调整延时直至满足正确时序。

本发明中，使用一保持时间延时装置施加所述延时，所述保持时间延时装置包含一多路选择器，该多路选择器设置在所述时序数据路径上，且位于芯片的输入输出管脚和组合逻辑之间。

本发明中，所述多路选择器的选择端连接至所述片上系统的保持时间延时选择特殊功能寄存器的输出端，所述多路选择器的数据输入端0-n(n≥2)分别连接1至n+1个串联的延时单元。当所述校验结果显示所述保持时间不满足正确时序需要时，保持时间延时选择特殊功能寄存器自增1。所述保持时间的最大延时为所述时序路径中时钟路径的最大延时减去所述时序路径中数据路径的最小延时。

本发明调整方法使用一保持时间校验装置进行所述校验。所述保持时间校验装置包含至少两个可读写的乱序逻辑结果特殊功能寄存器组成，所述至少两个乱序逻辑结果特殊功能寄存器共用一个上电复位信号；各乱序逻辑结果特殊功能寄存器的时钟输入连至所述片上系统上一个乱序逻辑输入时钟特殊功能寄存器的输出，数据输入分别连至逻辑“0”或者逻辑“1”。

本发明调整方法进一步包含：给片上系统上电，翻转所述乱序逻辑输入时钟特殊功能寄存器；检测乱序逻辑结果特殊功能寄存器的输出值是否等于其输入端的值。

相较于现有技术，本发明的保持时间的调整装置与方法可动态调整不同芯片间同一时序路径上的保持时间直至其满足正确时序的要求，从而保证数据传输的正确性。相应的堆叠片上系统具有高性价比和稳定的数据传输。

附图说明

图1是一堆叠片上系统的结构示意图；