[发明专利]塔康相控阵天线方位校准电路无效

专利信息
申请号: 201210565813.6 申请日: 2012-12-24
公开(公告)号: CN102983403A 公开(公告)日: 2013-03-20
发明(设计)人: 文佳伟;潘国翠;任宏伟;陈明权 申请(专利权)人: 天津七六四通信导航技术有限公司
主分类号: H01Q3/34 分类号: H01Q3/34
代理公司: 天津中环专利商标代理有限公司 12105 代理人: 莫琪
地址: 300210 *** 国省代码: 天津;12
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摘要:
搜索关键词: 相控阵 天线 方位 校准 电路
【说明书】:

技术领域

    本发明涉及导航技术 ,特别涉及一种塔康相控阵天线方位校准电路。

背景技术

    塔康相控阵天线的主要功能是产生一个旋转的水平方向图,水平方向图为九瓣心脏形,以每秒15周旋转,使发射机输出等幅脉冲信号受到15Hz及135Hz正弦信号的包络调制,调制后的信号和主辅基准一起供机载设备确定信标方位。塔康相控电扫天线主要由天线体、天线电子单元、天线监控单元三大部分组成。其中天线体包括36个振子列构成的圆柱阵列,一个BUTLER网络模具,4个电调移相器和36个取样检波器。塔康工作在962MHz~1213MHz频段范围内,而现役塔康天线特性完全由天线体硬件决定,无法实现全频段内性能最佳,生产过程中对硬件的一致性要求很高,难以实现,费时费力。

发明内容

    本发明的目的就是为克服现有技术的不足,提供一种塔康相控阵天线方位校准电路的设计方案,通过天线软件实现对电调移相器的控制,使得4个移相器产生15Hz和135Hz调制所需的步进式移相,用于调制载波,最终形成空间上的九瓣心形旋转方向图;同时监测天线及发射信号的性能并对天线进行相位校准,角度调整功能,门摆修正功能,功率调制度检测功能,实现全频段内可调可控,使性能达到最佳。

    本发明是通过这样的技术方案实现的:塔康相控阵天线方位校准电路,其特征在于,由ARM芯片、EEPROM存储器、控制单元、FPGA芯片、CPLD芯片、DG506AAK芯片组成的36路选1电路、四路移相器、BUTLER网络连接构成;塔康相控阵天线方位校准电路通过执行ARM程序、FPGA程序、CPLD程序,由ARM芯片采集检波信号,并计算出各个阵子发射出信号的功率调制度信息;当收到校准指令后计算各个移相器的相位调制增量发送给FPGA芯片,并将数据实时保存,FPGA芯片读取ARM芯片发送来的数据,并发送到电子单元的CPLD芯片;同时产生主基准、辅基准脉冲送到主机实现方位角度调整功能;产生CPLD芯片所需的552960KHz的时钟信号;产生15Hz负脉冲信号INT给ARM芯片,CPLD芯片完成对4个移相器的地址译码和控制,完成36选1电路的译码和控制。

    塔康相控阵天线方位校准电路,其实现方法包括如下步骤:

1)上电后,ARM芯片读取EEPROM里面的数据,数据包括:工作模式、4个移相器相位调制增量、角度调整值,并将以上参数发送给FPGA芯片,FPGA芯片按照ARM芯片输出的工作模式进行工作,并将移相器相位调制增量更新到CPLD芯片,从而使上电后的状态与掉电前一致;

2)天线校准过程:INT为采样的起始点,由FPGA芯片提供的15Hz时钟信号;ARM对天线检波信号进行采样并计算,计算出四个移相器的相位调制增量,实现相位的校准。

3)监测过程:ARM芯片接收到开机指令之后,逐个选通36个振子,并计算其功率,135Hz调制度和15Hz信号的调制度; INT为采样的起始点, 由FPGA芯片提供的15Hz时钟信号;

4)FPGA芯片实现方法,主要有两部分内容:其一,控制指令传输,读取ARM芯片发送来的TACAN/DME模式、4个移相器的开关指令和相位校准值,并发送给CPLD芯片;其二,时钟产生和方位角度调整,产生主辅基准信号(塔康主机用);

5)CPLD芯片实现方法:CPLD芯片读取FPGA芯片发送来的数据,译码并实现对移相器和36路振子选1路的控制,具体为:按照ARM芯片发送来的移相器号对四个移相器的阻塞位赋值,按照ARM发送来的移相器校准值对4个移相器数据更新,即数据修正;按照ARM发送来的振子号为1~36,实现对36选1的控制;

    ARM芯片采用LPC2378,FPGA芯片采用EP1C12Q240,CPLD芯片采用LCMXO640-T100。

    本发明的有益效果是:通过天线软件实现对电调移相器的控制,使得4个移相器产生15Hz和135Hz调制所需的步进式移相,用于调制载波,最终形成空间上的九瓣心形旋转方向图,同时监测天线及发射信号的性能并对天线进行相位校准,角度调整功能,门摆修正功能,功率调制度检测功能,实现全频段内可调可控,使性能达到最佳。

附图说明

图1、天线校准电路硬件框图;

图2、校准流程图;

图3、功率调制度监测流程图;

图4、FPGA实现方法流程图;

图5、CPLD实现方法流程图。

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