[发明专利]滤波电路、相位一致性判断电路以及延迟锁定环

说明书

相关申请的交叉引用

本申请要求2011年12月22日提交的申请号为10-2011-0140494的韩国专利申请的优先权，其全部内容通过引用合并于此。

技术领域

本发明的示例性实施例涉及滤波电路，相位一致性判断电路以及延迟锁定环。

背景技术

诸如DDR SDRAM（双数据速率同步DRAM）的电路器件利用与外部系统中所使用的外部时钟同步的内部时钟来执行各种信号和数据的传输。尽管输入到电路器件的时钟是在与外部时钟同步的状态下被初始施加的，但是其在经过器件中的各种组件时被延迟，并且在被输入到器件的外部时未与外部时钟同步。因而，为了信号和数据的稳定传输，要为内部时钟补偿数据加载到电路器件中的总线所花费的时间，使得输出的内部时钟与外部时钟在外部系统中精确地彼此同步。为了起到这个作用，利用延迟锁定环。

图1是现有的延迟锁定环的配置图。

参见图1，延迟锁定环包括延迟单元110、复制延迟单元120、相位比较单元130、滤波器单元140、锁定信号发生单元150以及延迟值控制单元160。

将参照图1来描述延迟锁定环的操作。

延迟单元110将输入时钟ICLK延迟并产生输出时钟OCLK。复制延迟单元120将输出时钟OCLK延迟一模型化的延迟值并且产生反馈时钟FBCLK。相位比较单元130将输入时钟ICLK的相位与反馈时钟FBCLK的相位进行比较。为了消除相位比较单元130的比较结果PHA中包括的噪声，滤波器单元140将相位比较单元130的比较结果PHA滤波并且产生滤波信号FIL。延迟值控制单元160响应于滤波信号FIL而控制延迟单元110的延迟值。在输入时钟ICLK的相位和反馈时钟FBCLK的相位变得彼此相同时，锁定信号发生单元150响应于滤波信号FIL而激活锁定信号LOCK。如果锁定信号LOCK被激活，则延迟值控制单元160将延迟单元110的延迟值保持为锁定信号LOCK被激活时的延迟值。

例如，锁定信号发生单元150可以在输入时钟ICLK与反馈时钟FBCLK之间的相位差比给定值小时激活锁定信号LOCK。所述给定值可以是由延迟单元110延迟的最小值（在下文中，被称作单位延迟值）。

相位比较单元130在反馈时钟FBCLK的相位比输入时钟ICLK的相位早时产生低电平的比较结果PHA，以及在反馈时钟FBCLK的相位比输入时钟ICLK的相位晚时产生高电平的比较结果PHA。

滤波器单元140响应于操作时钟CLKA而对相位比较单元130的输出PHA（在下文中，称作比较结果PHA）采样。如果高电平的比较结果PHA被采样的次数等于或大于滤波深度，则产生高电平的滤波信号FIL，如果低电平的比较结果PHA被采样的次数等于或大于滤波深度，则产生低电平的滤波信号FIL。在下文中，将说明以下情况：当相同逻辑值的比较结果PHA通过滤波深度被连续地采样时，滤波器单元140更新滤波信号FIL的逻辑值。例如，当滤波深度是5时，滤波器单元140在低电平的比较结果PHA被连续地采样5次时更新滤波信号FIL的逻辑值，并且在高电平的比较结果PHA被连续地采样5次时将滤波信号FIL的逻辑值更新为高电平。

锁定信号发生单元150在滤波信号FIL从低电平转变成高电平时激活锁定信号LOCK。这是因为滤波信号FIL从低电平到高电平的转变意味着输入时钟ICLK与反馈时钟FBCLK之间的相位差比延迟单元110的单位延迟值小。

延迟值控制单元160在滤波信号FIL具有低电平时增加延迟单元110的延迟值，以及在滤波信号FIL具有高电平时减小延迟单元110的延迟值。如果锁定信号LOCK被激活，则延迟值控制单元160使延迟单元110保持相应的延迟值。

图2是示出现有的延迟锁定环的特点的波形图。

以下将参照图2来描述输入时钟ICLK的下降沿和反馈时钟FBCLK的上升沿由于噪声而被锁定在一起的半锁定（half locking）现象。