[发明专利]广播系统芯片的无晶体时钟产生系统

说明书

技术领域

本发明属于集成电路设计技术领域，涉及一种时钟产生系统，特别是涉及一种广播系统芯片的无晶体时钟产生系统。

背景技术

现代集成电路的发展方向是高集成度，是把原来需要多个器件实现的系统集成到一个芯片上。这些革命性的芯片给我们的生活带来了日新月异的变化，我们每个人都在享受科技带来的便捷生活。随集成度的提高，目前还比较难集成的器件有功放（PA），天线开关（antenna switch），声表滤波器（SAW filter）和晶体。尤其是晶体，近十五年来人们付出了许多努力试图把晶体的功能集成在芯片了。但是简单的集成是无法取代晶体稳定的频率输出，所以要想把晶体的功能取代，除了电路的设计，还要涉及系统的调整。

目前，广播系统芯片（Broadcast System-on-Chip）集成了具有数字解调器的射频（RF）调谐器（例如，接收器），以及嵌入到单片机上的数字视频/音频解码器。调谐器的本振频率（LO，local oscillating frequency）是可调谐的，以便其能够覆盖整个广播频带，例如，DVB-C（数字视频广播电视）标准--111M赫兹至862M赫兹。同时，数字电路（解调器和解码器）需要固定时钟。现代集成电路常用的技术方案是使用两个锁相环（PLL），这两个锁相环分别用于产生调谐器本振频率和数字时钟。锁相环的参考时钟的来自于片上晶体振荡器，但是晶体却是片外的。

当前广播系统芯片的的技术方案存在以下缺陷：

1、当前的广播系统芯片需要片外晶体，而片外晶体是声表面波（SAW）滤波器从物料清单（BOM）中移除后广播系统芯片中最昂贵的元件；

2.片外晶体限制了集成电路集成度的进一步提高。

3、用户拥有最终晶体的选择权。不同用户喜欢采用不用晶体谐振频率。要满足这一点，晶体振荡器、模拟锁相环（analog PLL）、数字锁相环（digital PLL）就不得不设计来支持多个晶体频率。但是糟糕的是，如果用户为了节省成本，最终选择低品质晶体，那么整个系统芯片的性能就会降低，并影响终端产品良率；

4、当前射频调谐器通常会采用Σ-Δ小数分频锁相环以便

(a)提供任意压控振荡（VCO）输出频率来支持多个广播标准或电路标准；

(b)采用大环路带宽（例如，1M赫兹）以满足集分相位噪声要求；

(c)用于锁相环频率校准的微调，例如，100赫兹最小调节精度。

Σ-Δ小数分频锁相环的参考时钟一般要求比较高，以便将Σ-Δ调制器带来的噪声推向高频远端，使锁相环相位噪声受Σ-Δ调制器影响很小。高频的Σ-Δ小数分频锁相环的参考时钟（例如大于50M赫兹），往往不能从晶体直接获取，而需要晶振倍频技术。晶振倍频技术是广播系统芯片实现Σ-Δ小数分频锁相环的主要障碍之一；

5、需要两个锁相环（PLL），花费更多设计资源。

6、片外晶体可能有潜在的PCB噪声耦合路径。

所以由于当前广播系统芯片存在以上诸多缺陷性和局限性，所以迫切的需要一种无晶体解决方案，来克服上述缺点。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种广播系统芯片的无晶体时钟产生系统，用于解决现有技术中需要嵌入成本较高的片外晶体来完成稳定频率输出的问题。

为实现上述目的及其他相关目的，本发明提供一种广播系统芯片的无晶体时钟产生系统。所述无晶体时钟产生系统包括：所述无晶体时钟产生系统包括：高频电感-电容数字控制振荡器、第一分频器、分频器组、模拟锁相环、第二分频器、接收器、及数字信号处理器；

高频电感-电容数字控制振荡器，用于输出振荡频率；

第一分频器与所述高频电感-电容数字控制振荡器连接，用于产生并输出所述模拟锁相环的基准时钟；

分频器组与所述高频电感-电容数字控制振荡器连接，用于产生并输出各种不同的数字时钟；

模拟锁相环与所述第一分频器连接，用于接收基准时钟，并产生振荡频率；

第二分频器与所述模拟锁相环连接，用于将模拟锁相环输出的频率进行分频，产生所需的本振频率；

接收器与所述第二分频器连接，用于接收射频信号，数字化射频信号；

数字信号处理器分别与所述接收器和所述高频电感-电容数字控制振荡器连接，用于接收和分析所述接收器输出的信号频率，得到本振频率和所接收到的信号频率的频率偏差，根据所述频率偏差调节高频电感-电容数字控制振荡器。