[发明专利]分栅快闪存储器及其形成方法

说明书

技术领域

本发明涉及半导体领域，特别涉及分栅快闪存储器及其形成方法。

背景技术

在目前的半导体产业中，集成电路产品主要可分为三大类型：逻辑、存储器和模拟电路，其中存储器件在集成电路产品中占了相当大的比例，如RAM(随机存储器)、DRAM(动态随机存储器)、ROM(只读存储器)、EPROM(可擦除可编程只读存储器)、FLASH(快闪存储器)和FRAM(铁电存储器)等。存储器中的快闪存储器的发展尤为迅速。它的主要特点是在不加电的情况下能长期保持存储的信息，具有集成度高、较快的存取速度和易于擦除等多项优点，因而在微机、自动化控制等多项领域得到了广泛的应用。

各种各样的快闪存储器中，基本分为两种类型：叠栅器件和分栅器件，叠栅器件具有浮栅和控制栅，其中，控制栅位于浮栅上方，制造叠栅器件的方法比制造分栅器件简单，然而叠栅器件存在过擦除问题，该问题通常需要在擦除循环后进行验证以将单元的阈值电压保持在一个电压范围内解决，增加了电路设计的复杂性。分栅结构的一个控制栅同时作为选择晶体管(Selecttransistor)，有效避免了过擦除效应，电路设计相对简单。而且，相比叠栅结构，分栅结构利用源端热电子注入进行编程，具有更高的编程效率，因而被广泛应用在各类诸如智能卡、SIM卡、微控制器、手机等电子产品中。

在公开号为CN1012909911A(公开日：2008年10月22日)的中国专利文献中还能发现更多的分栅快闪存储器的信息。

自对准分栅快闪存储器包括字线晶体管和浮栅晶体管，所述字线晶体管与控制栅晶体管为同一晶体管。图1至图6为现有的自对准分栅快闪存储器的制作方法的剖面示意图。现有的自对准分栅快闪存储器的制作方法包括：

参考图1，提供半导体衬底100，所述半导体衬底100上依次形成有氧化层101、浮栅层102；在所述浮栅层102上形成分立的介质层103，所述分立的介质层103所在的区域为字线区106。

参考图2和图3，在所述介质层103周围形成侧墙104；以侧墙104为掩膜，刻蚀所述浮栅层102，氧化层101至半导体衬底100，形成沟槽，所述沟槽为源极线区105。

参考图3和图4，形成源极线区105后，在源极线区105形成源极线107；

参考图4、图5，形成源极线107后，去除介质层103、介质层103下面的浮栅层102、氧化层101至露出半导体衬底100，形成浮栅108及浮栅氧化层109。

参考图6，形成隧穿氧化层110，覆盖半导体衬底100、浮栅氧化层109和浮栅108侧壁、侧墙104和源极线107表面。

参考图7，在字线区的隧穿氧化层110上形成字线111。

现有技术形成的自对准分栅快闪存储器的擦除性能较差，擦除过程中需要施加在字线上的电压较高(＞12V)，因而需要较高的泵浦电压，设计上需要占用较大的外围电路的面积，从而使得器件在擦除操作时的功耗也较高。

发明内容

本发明要解决的技术问题是现有技术形成的自对准分栅快闪存储器的擦除性能较差，施加在字线上的电压较高，从而使得器件在擦除操作时的功耗较高。

为解决上述问题，本发明提供了一种分栅快闪存储器的形成方法，所述方法包括：

提供半导体衬底，所述半导体衬底上依次形成有第一介质层、浮栅层，在所述浮栅层上形成分立的第二介质层，第二介质层所在的区域为字线区；

在所述第二介质层周围形成第一侧墙，相邻两个第一侧墙之间的区域为源极线区；

以第一侧墙为掩膜，刻蚀所述浮栅层和第一介质层至半导体衬底；

在源极线区形成源极线；

去除第二介质层、及第二介质层下面的浮栅层和第一介质层，形成浮栅和浮栅介质层；

在与所述字线区相邻的浮栅顶部尖端处以下的浮栅侧壁和浮栅介质层侧壁形成第三介质层；

形成隧穿介质层，覆盖半导体衬底、第三介质层、浮栅、第一侧墙和源极线表面；

在字线区的隧穿介质层上形成字线。

可选的，形成第三介质层的方法包括：

在字线区的半导体衬底、浮栅介质层、浮栅、第一侧墙和源极线表面形成第三介质层；