[发明专利]具有抗静电放电能力的功率半导体器件及制造方法

权利要求书

1.一种具有抗静电放电能力的功率半导体器件的制造方法，包括如下步骤：

提供有第一端口、第二端口和第三端口的功率半导体器件，所述功率半导体器件由元胞阵列排布形成；

所述三个端口中的任意一端口或多个端口分别连接一电阻，形成具有抗静电放电能力的功率半导体器件。

2.如权利要求1所述的具有抗静电放电能力的功率半导体器件的制造方法，其特征在于，所述功率半导体器件为MOSFET、IGBT、双极型晶体管中的任意一种或由MOSFET、IGBT和双极型晶体管衍生出来的功率半导体器件；其中，所述功率半导体器件为MOSFET时，所述MOSFET的第一端口、第二端口和第三端口分别对应栅极端、源极端和漏极端；所述功率半导体器件为IGBT时，所述IGBT的第一端口、第二端口和第三端口分别对应栅极端、发射极端和集电极端；所述功率半导体器件为双极型晶体管时，所述双极型晶体管的第一端口、第二端口和第三端口分别对应基极端、发射极端和集电极端。

3.如权利要求2所述的具有抗静电放电能力的功率半导体器件的制造方法，其特征在于，所述元胞形成的步骤如下：

提供一外延层；

在所述外延层中形成一第二型轻掺杂区；

在所述外延层上由下至上依次形成栅介质层和第一多晶硅条；

刻蚀所述第一多晶硅条和栅介质层，暴露出所述第二型轻掺杂区；

在所述第二型轻掺杂区中形成一第一型重掺杂区和第二型重掺杂区；

在所述第一型重掺杂区和第二型重掺杂区上形成一重掺杂区短接孔。

4.如权利要求3所述的具有抗静电放电能力的功率半导体器件的制造方法，其特征在于，在所述栅介质层上沉积第二多晶硅条，在与所述第一多晶硅条一端连接的第二多晶硅条上设第一端口，所述第一端口以外的第二多晶硅条上形成栅极，所述第二多晶硅条为第一端口连接的电阻，所述第一端口与栅极无直接电气连接关系。

5.如权利要求4所述的具有抗静电放电能力的功率半导体器件的制造方法，其特征在于，根据抗静电放电能力的需求对所述第二多晶硅条的宽度和/或间距进行调整，确定与所述第一端口连接的电阻的大小。

6.如权利要求3所述的具有抗静电放电能力的功率半导体器件的制造方法，其特征在于，所述第一型重掺杂区上设第二端口，所述重掺杂区短接孔上形成源极或发射极，所述第一型重掺杂区和重掺杂区短接孔在所述第二型轻掺杂区中所包围的区域为第二端口连接的电阻。

7.如权利要求6所述的具有抗静电放电能力的功率半导体器件的制造方法，其特征在于，根据抗静电放电能力的需求调整所述第一型重掺杂区和第二型重掺杂区之间的间距和/或调整所述重掺杂区短接孔和第一型重掺杂区之间的间距，确定与所述第二端口连接的电阻的大小。

8.如权利要求3所述的具有抗静电放电能力的功率半导体器件的制造方法，其特征在于，在所述栅介质层上沉积第二多晶硅条，在与所述第一多晶硅条一端连接的第二多晶硅条上设第一端口，所述第一端口以外的第二多晶硅条上形成栅极，所述第二多晶硅条为第一端口连接的电阻，所述第一端口与栅极无直接电气连接关系；所述第一型重掺杂区上设第二端口，所述重掺杂区短接孔上形成源极或发射极，所述第一型重掺杂区和重掺杂区短接孔在所述第二型轻掺杂区中所包围的区域为所述第二端口连接的电阻。

9.如权利要求8所述的具有抗静电放电能力的功率半导体器件的制造方法，其特征在于，根据抗静电放电能力的需求调整所述第二多晶硅条的宽度和/或间距，确定与所述第一端口连接的电阻的大小；根据抗静电放电能力的需求调整所述第一型重掺杂区和第二型重掺杂区之间的间距和/或所述重掺杂区短接孔和第一型重掺杂区之间的间距，确定与所述第二端口连接的电阻的大小。

10.一种具有抗静电放电能力的功率半导体器件，包括：

一功率半导体器件，由元胞阵列排布形成；

第一端口、第二端口和第三端口，形成于所述功率半导体器件中；以及

一个或多个电阻，所述三个端口中的任意一端口或多个端口分别连接一所述电阻。