[发明专利]一种不增加总线数目的避免串扰编码方法及装置

说明书

技术领域

本发明涉及一种应用于片上系统中的不增加总线数目的避免串扰编码方法。

背景技术

随着超大规模集成电路技术进入深亚微米(DSM，deep sub-micrometer)技术时代，一个重要的挑战就是基于总线互连的性能已经成为影响整个系统性能的瓶颈。在一些大型设计上，例如在片上系统(SOC，system on chip)中使用宽和长的全局总线，总线互连的延时会导致逻辑的延时，从而影响系统性能。目前，串扰已经成为片上系统中总线延时和功率消耗的主要因素。

根据现有技术可知：片上系统中总线上的串扰模型如图1所示，C_L为总线中传输线上驱动器端的负载电容，C_I为总线中两条相邻传输线间的互相耦合电容，λ为耦合电容与负载电容的比值，即λ＝C_I/C_L。如果τ₀为总线中传输线上没有串扰时的延时，则当传输线上有串扰时，中间传输线上的延时为(1+pλ)τ₀，(p＝0，1，2，3，4)，决定p值大小的是三条相邻传输线上信号的变化情况，当p值为4时，总线上最差延时为(1+4λ)τ₀。

决定串扰延时的是总线上任何3条相邻传输线上信号的变化情况，在文献[Duan C j，Tirumala A，Khatri S P.Analysis and avoidance of crosstalk in on-chip buses [C]//Hot Interconnects 9 2001.Stanford：2001，pp.133-138.]中给出了3条相邻传输线上信号变化情况和串扰延时之间的关系，把p等于0，1，2，3，4这五种情况下的串扰命名为0C，1C，2C，3C，4C串扰延时并给出了定义。

定义1对于一个n位总线，假设信号线分别为b₁，b₂…b_n-1，b_n。b_i的向量V为

b_i＝v_i，(1≤i≤n且v_i∈{0，1})                        (1)

定义2向量V为禁止向量，满足的条件是

b_i＝v，且且b_i+2＝v，(1≤i≤n-2且v∈{0，1})                (2)

定义3向量V的补，记为满足的条件是

bi=v‾i,]]>(1≤i≤n且v_i∈{0，1})                            (3)

考虑到2个连续的向量V_j和V_j+1在总线上传输，对于向量V_j，假设(1≤i≤n且)，类似的，对于向量V_j+1，假设(1≤i≤n且)，考虑到向量序列V₁，V₂，…V_j，V_j+1…V_k在总线上传输，假设0≤i≤n-2且0≤j≤k-1，那么就会有以下五种串扰情况。

定义4 4C串扰延时为

存在i，j，使得