[发明专利]带隙基准电路

权利要求书

1.一种带隙基准电路，其特征在于，包括：

基准电路，所述基准电路包括两个双极型晶体管，用于根据两个双极型晶体管基极-发射极电压的差值产生具有正温度系数的第一基准电压；

偏置电路，用于为所述基准电路提供偏置电流，所述偏置电路包括第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管、第二NOMS晶体管和第三NMOS晶体管，所述第一PMOS晶体管的源极和所述第二PMOS晶体管的源极连接电源，所述第一PMOS晶体管的栅极连接所述第二PMOS晶体管的栅极和漏极，所述第一PMOS晶体管的漏极连接第一NMOS晶体管的漏极、第三NMOS晶体管的栅极、第一NMOS晶体管的栅极和第二NMOS晶体管的栅极，所述第三NMOS晶体管的漏极连接所述第二PMOS晶体管的漏极，所述第三NMOS晶体管的源极连接所述第二NMOS晶体管的漏极，所述第一NMOS晶体管的源极和所述第二NMOS晶体管的源极连接所述基准电路；

加和电路，用于产生具有负温度系数的第二基准电压，并将所述第二基准电压和所述第一基准电压相加产生带隙基准电压。

2.如权利要求1所述的带隙基准电路，其特征在于，所述第三NMOS晶体管的阈值电压在负100毫伏到正300毫伏之间。

3.如权利要求1所述的带隙基准电路，其特征在于，所述基准电路包括第一PNP晶体管、第一电阻和第二PNP晶体管，

所述第一PNP晶体管的发射极连接所述第一NMOS晶体管的源极，所述第一PNP晶体管的基极和集电极接地；

所述第一电阻的第一端连接所述第二NMOS晶体管的源极，所述第一电阻的第二端连接所述第二PNP晶体管的发射极；

所述第二PNP晶体管的基极和集电极接地。

4.如权利要求3所述的带隙基准电路，其特征在于，所述加和电路包括第三PMOS晶体管、第二电阻和第三PNP晶体管，

所述第三PMOS晶体管的源极接电源，所述第三PMOS晶体管的栅极连接所述第一PMOS晶体管的栅极、所述第二PMOS晶体管的栅极和所述第二PMOS晶体管的漏极，所述第三PMOS晶体管的漏极连接所述第二电阻的第一端；

所述第三PNP晶体管的发射极连接所述第二电阻的第二端，所述第三PNP晶体管的基极和集电极接地；

所述第三PMOS晶体管的漏极和所述第二电阻的第一端输出所述带隙基准电压。

5.如权利要求4所述的带隙基准电路，其特征在于，所述第一PNP晶体管的个数为1，所述第二PNP晶体管的个数为4，所述第三PNP晶体管的个数为4。

6.如权利要求1所述的带隙基准电路，其特征在于，所述基准电路包括第一NPN晶体管、第一电阻和第二NPN晶体管，

所述第一NPN晶体管的基极和集电极连接所述第一NMOS晶体管的源极，所述第一NPN晶体管的发射极连接地；

所述第一电阻的第一端连接所述第二NMOS晶体管的源极，所述第一电阻的第二端连接所述第二NPN晶体管的基极和发射极；

所述第二NPN晶体管的发射极接地。

7.如权利要求6所述的带隙基准电路，其特征在于，所述加和电路包括第三PMOS晶体管、第二电阻和第三NPN晶体管，

所述第三PMOS晶体管的源极接电源，所述第三PMOS晶体管的栅极连接所述第一PMOS晶体管的栅极、所述第二PMOS晶体管的栅极和所述第二PMOS晶体管的漏极，所述第三PMOS晶体管的漏极连接所述第二电阻的第一端；

所述第三NPN晶体管的基极和集电极连接所述第二电阻的第二段，所述第三NPN晶体管的发射极接地；

所述第三PMOS晶体管的漏极和所述第二电阻的第一端输出所述带隙基准电压。

8.如权利要求7所述的带隙基准电路，其特征在于，所述第一NPN晶体管的个数为1，所述第二NPN晶体管的个数为4，所述第三NPN晶体管的个数为4。

9.如权利要求1所述的带隙基准电路，其特征在于，所述电源的电压范围为1.8伏特~6伏特。