[发明专利]互连结构及其制造方法

说明书

技术领域

本发明涉及半导体制造领域，尤其涉及一种互连结构及其制造方法。

背景技术

现今集成电路设计和制造领域所遇到的一个挑战是如何降低信号传输RC延迟(Resistive Capacitive delay)，对此，现在技术已经采用的一种方法是将铝金属层替换为铜金属层，降低金属层串联电阻；还有一种方法是降低金属层之间的寄生电容，这可以通过在金属层之间的介质层中构造多孔的(Porous)低介电常数(即低k)材料或者空气隙(Air Gap)来实现。

在公开号为US7279427B2的美国专利中公开了一种互连结构的制造方法，参考图1，示出了所述美国专利中互连结构的示意图。所述互连结构的制造方法包括：提供基底5，所述基底5中形成有半导体元件；在基底5上形成低k介质层4；在低k介质层4上形成掩模6；通过所述掩模6对所述低k介质层4进行图形化，以形成通孔(图未示)；在所述通孔中填充金属材料，以形成与所述半导体元件相连的连接插塞。

然而实际工艺中发现，互连结构中低k介质层与所述掩模之间容易出现底切(undercut)现象。

参考图2，示出了现有技术一种具有底切现象的互连结构的示意图。在所述互连结构的制造过程中，以硬掩模12为掩模，通过湿法蚀刻对所述低k介质层11进行图形化之后，在低k介质层11与所述硬掩模12的交界面处会形成底切13。严重情况下，所述底切13的尺寸能达到5nm。所述底切13的存在容易导致硬掩模12剥离等的问题，从而影响互连结构的制造良率，严重地，还会影响互连结构的可靠性。

发明内容

本发明解决的是提供一种互连结构及其制造方法，以提高互连结构的制造良率。

为了解决上述技术问题，本发明提供一种互连结构的制造方法，包括：在基底上形成含碳的低k介质层；采用含硅、氢的气体对所述低k介质层进行表面处理，以形成用于抑制碳损失的保护层；在所述保护层上形成硬掩模；以所述硬掩模对所述低k介质层进行图形化，以形成连接插塞。

相应地，本发明还提供一种由所述的互连结构的制造方法所形成的互连结构。

与现有技术相比，本发明具有以下优点：

在介质层表面形成抑制碳损失的保护层，可以使介质层表面在图形化的工艺中的去除速率与表面下方的介质层保持一致，从而减弱甚至防止图形化工艺中的底切问题。

附图说明

图1为现有技术中互连结构的制造方法的示意图；

图2是现有技术一种具有底切现象的互连结构的示意图；

图3至图7是本发明互连结构制造方法一实施例的示意图。

具体实施方式

在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施的限制。

其次，本发明利用示意图进行详细描述，在详述本发明实施例时，为便于说明，所述示意图只是实例，其在此不应限制本发明保护的范围。

为了解决现有技术的问题，发明人对现有技术中的互连结构进行了大量研究，发明人发现互连结构的制造过程中之所以会出现底切现象，是因为在介质层上形成硬掩模时，由于硬掩模的形成采用了氧等离子体，氧与低k介质层表面的碳容易发生反应，因此造成低k介质层表面碳损失的问题，图形化工艺对碳损失后的介质层表面具有较高的去除速率，因而，在图形化工艺中，介质层表面与硬掩模接触的地方被过多地去除，从而造成底切。

相应地，本发明提供一种互连结构的制造方法，大致包括以下步骤：

步骤S1，在基底上形成含碳的介质层；

步骤S2，采用含硅、氢的气体对所述介质层进行表面处理，以形成用于抑制碳损失的保护层；

步骤S3，在所述保护层上形成硬掩模；

步骤S4，以所述硬掩模对所述介质层进行图形化，以形成连接插塞。

本发明通过在介质层表面形成抑制碳损失的保护层，可以保证介质层表面在图形化的工艺中的去除速率与表面下方的介质层保持一致，从而减弱甚至防止图形化工艺中容易出现底切的问题。

下面结合附图和具体实施例对本发明技术方案做详细说明。

参考图3至7，示出了本发明互连结构制造方法第一实施例的示意图。所述互连结构的制造方法大致包括以下步骤：

如图3，执行步骤S1，提供基底100；