[发明专利]用于时钟数据恢复的多相位锁相环电路

说明书

技术领域

本发明涉及一种半导体集成电路法，特别是涉及一种用于时钟数据恢复的多相位锁相环电路。

背景技术

锁相环（phase-locked loop，PLL）技术虽然已提出近100年，在电子系统中应用广泛，同时对性能的要求也越来越高。现在的PLL芯片向着频率高、频带宽、集成度大、功耗低、价格低廉、功能强大等方向发展，但是如何设计能够跟踪输入数据变化范围大的锁相环电路还是具有相当的挑战性的。在时钟数据恢复领域，由于要跨域极宽的数据传输速率范围(0～Gbps)，现有单个锁相环无法克服这么宽广的速率区间。

发明内容

本发明所要解决的技术问题是提供一种用于时钟数据恢复的多相位锁相环电路，能提高跟踪锁定的数据传输速率范围，能实现对从0到2Gbps的宽范围的输入数据中动态地提取时钟，进而完成数据的同步和提取。

为解决上述技术问题，本发明提供的用于时钟数据恢复的多相位锁相环电路，包括依次连接的鉴频鉴相器、电荷泵、环路滤波器和压控振荡器，所述压控振荡器为一个由多级差分延迟子单元串联而成的环形结构，各级差分延迟子单元的结构相同且都包括：

差分增益电路，包括第一CMOS反相器和第二CMOS反相器，所述第一CMOS反相器和所述第二CMOS反相器的PMOS管的源极相连并接所述环路滤波器输出的控制电压，所述第一CMOS反相器和所述第二CMOS反相器的NMOS管的源极相连并接地；所述第一CMOS反相器和所述第二CMOS反相器的栅极作为差分信号的输入端、漏极作为差分信号的输出端。

工作区域选择电路，用于选择所述各级差分延迟子单元的工作频率区域，包括第一档位电容和第二档位电容，所述第一档位电容通过由第一档位信号控制的第一NMOS管开关实现与所述第一CMOS反相器和所述第二CMOS反相器的输出端连接，所述第二档位电容通过由所述第一档位信号控制的第一NMOS管开关和第二档位信号控制的第二NMOS管开关实现和所述第一CMOS反相器和所述第二CMOS反相器的输出端连接。

档位时序产生电路，用于产生所述第一档位信号和所述第二档位信号，所述档位时序产生电路通过将所述环路滤波器输出的控制电压和两个阈值电压进行比较来得到所述第一档位信号和所述第二档位信号；当所述控制电压大于较大的第一阈值电压时，所述第一档位信号和所述第二档位信号都为0，所述各级差分延迟子单元的工作频率区域的频率值最大；当所述控制电压小于较小的第二阈值电压时，所述第一档位信号和所述第二档位信号都为1，所述各级差分延迟子单元的工作频率区域的频率值最小；当所述控制电压小于所述第一阈值电压且大于所述第二阈值电压时，所述第一档位信号为1、所述第二档位信号为0，所述各级差分延迟子单元的工作频率区域的频率值处于中间。

进一步的改进是，所述电荷泵包括上拉电流源和下泄电流源。

所述上拉电流源用于对所述环路滤波器的电容进行充电，并使所述环路滤波器输出的控制电压增加；所述下泄电流源用于对所述环路滤波器的电容进行放电，并使所述环路滤波器输出的控制电压降低；所述上拉电流源和所述环路滤波器的连接通过由所述鉴频鉴相器输出的上升控制信号控制的开关进行切换，所述下泄电流源和所述环路滤波器的连接通过由所述鉴频鉴相器输出的下降控制信号控制的开关进行切换。

所述上拉电流源包括三个具有镜像关系的上拉支路，每一个上拉支路分别连接一个PMOS管作为开关控制，第一个上拉支路的PMOS管的栅极连接低电位并保持常开，第二个上拉支路的PMOS管的栅极连接第二控制信号，所述第二控制信号为所述第一档位信号的同相信号；第三个上拉支路的PMOS管的栅极连接第三控制信号，所述第三控制信号为所述第二档位信号的同相信号。

所述下泄电流源包括三个具有镜像关系的下泄支路，每一个下泄支路分别连接一个NMOS管作为开关控制，第一个下泄支路的NMOS管的栅极连接高电位并保持常开，第二个下泄支路的NMOS管的栅极连接第四控制信号，所述第四控制信号为所述第二控制信号的反相信号；第三个下泄支路的NMOS管的栅极连接第五控制信号，所述第五控制信号为所述第三控制信号的反相信号；通过所述第一档位信号和所述第二档位信号动态实现对所述上拉电流源和所述下泄电流源的电流大小选择。

进一步的改进是，所述环路滤波器的输出端输出控制电压，所述环路滤波器包括第一电容、第二电容和多个串联起来的第一电阻；所述多个串联起来的第一电阻和所述第一电容串接在所述控制电压端和地之间，所述第二电容连接于所述控制电压端和地之间。