[发明专利]沟槽栅晶体管及其制造方法

说明书

背景技术

本发明涉及集成电路，并且更具体地，涉及沟槽栅晶体管以及制造沟槽栅晶体管的方法。

诸如沟槽栅金属氧化物半导体场效应晶体管（MOSFET）的功率晶体管具有位于沟槽或空腔中的绝缘栅，其中源区和漏区由掺杂体区分离。栅通常以衬在沟槽壁上的电介质层绝缘，并且导电源端子沉积或形成于源区和掺杂体区上。当栅被适当偏置时，在掺杂体区中产生导电通道以允许漏-源电流从漏区通过该导电通道流动到源区。

沟槽栅及其他类似晶体管的两个期望的特性是相对低的总体电阻和相对高的非钳位电感性开关（Unclamped Inductive Switching，UIS）特性。为了获得上述特性，有用的是减小导电源端子与漏区之间的掺杂体区的最大长度。该长度可以通过蚀刻掺杂体区的附加制造步骤来减少，这导致附加的制造开销。因此，如果存在避免了上述附加开销的制造沟槽栅MOSFET的方式，则将是有利的。

附图说明

通过参照以下的优选实施例的说明以及附图，可以最好地理解本发明及其目的和优点，在附图中：

图1例示了根据现有技术的沟槽栅MOSFET的简化截面示意图；

图2例示了根据本发明的实施例的沟槽栅MOSFET的简化截面示意图；

图3例示了根据本发明的优选实施例的用于制造图2的沟槽栅MOSFET的初始半导体衬底结构的简化截面；

图4例示了根据本发明的优选实施例的由图3的衬底结构形成的选择性氧化的半导体衬底结构的简化截面；

图5例示了根据本发明的优选实施例的由图4的衬底结构形成的沟槽式半导体衬底结构的简化截面；

图6例示了根据本发明的优选实施例的由图5的衬底结构形成的电介质覆盖的沟槽式半导体衬底结构的简化截面；

图7例示了根据本发明的优选实施例的由图6的衬底结构形成的修改的电介质覆盖的沟槽式半导体衬底结构的简化截面；

图8例示了根据本发明的优选实施例的由图7的衬底结构形成的过填充的沟槽式半导体衬底结构的简化截面；

图9例示了根据本发明的优选实施例的由图8的衬底结构形成的蚀刻的过填充的沟槽式半导体衬底结构的简化截面；

图10例示了根据本发明的优选实施例的由图9的衬底结构形成的进一步蚀刻的沟槽填充的半导体衬底结构的简化截面；

图11例示了根据本发明的优选实施例的由图10的衬底结构形成的上仿形电介质沟槽填充的半导体衬底结构的简化截面；

图12例示了根据本发明的优选实施例的由图11的衬底结构形成的第一注入电介质沟槽填充的半导体衬底结构的简化截面；

图13例示了根据本发明的优选实施例的由图12的衬底结构形成的第二注入电介质沟槽填充的半导体衬底结构的简化截面；

图14例示了根据本发明的优选实施例的由图13的衬底结构形成的第三注入电介质沟槽填充的半导体衬底结构的简化截面；

图15例示了根据本发明的优选实施例的由图14的衬底结构形成的完全上覆电介质沟槽填充的半导体衬底结构的简化截面；

图16例示了根据本发明的优选实施例的由图15的衬底结构形成的部分上覆电介质沟槽填充的半导体衬底结构的简化截面；

图17是例示根据本发明的优选实施例的制造沟槽栅晶体管的方法的流程图。

具体实施方式

以下联系附图给出的详细说明旨在描述本发明的当前优选实施例，而并非旨在代表本发明可以实施的唯一形式。应该理解，相同或等同的功能可以通过旨在包括在本发明的精神和范围内的不同实施例来完成。在附图中，相似的附图标记始终用于指示相似的要素。此外，用语“包括”、“包含”或其任何其他变体旨在覆盖非排他的包含，从而包含一系列要素的模块、电路、器件部件、方法步骤及结构并不是仅包括这些要素，而可以包括未明确列出或者该模块、电路、步骤或器件部件所固有的其他要素。由“包括”引出的要素或步骤并不（没有更多限制）排除包括该要素或步骤的附加的相同要素或步骤的存在。

说明书和权利要求中的用语“第一”、“第二”、“第三”、“第四”、“顶”、“底”、“上”、“下”等（如果有的话）可以用来区分有点类似的要素和/或制造步骤，而并不一定用于描述特定空间布置或次序或时间顺序。应该理解，所使用的用语在适当情形下是可互换的，从而这里描述的本发明的实施例，例如，能够按照不同于这里例示或以其他方式描述的次序、取向和布置的次序、取向和布置来操作或构成。