[发明专利]具有低密勒电容的金氧半场效应晶体管器件及其制作方法

说明书

技术领域

本发明大体上关于半导体器件技术领域，特别是关于一种具有低密勒电容的金氧半场效应晶体管(MOSFET)器件及其制作方法。

背景技术

在传统的功率晶体管中，平面型功率器件(DMOS)因来自于沟道区域(channel region)、积累层(accumulation layer)以及接面场效应晶体管(JFET)的贡献，而使得导通电阻(on-resistance)上升。

为了降低上述区域的电阻，沟渠型功率器件(UMOS)于是被提出来，更因为UMOS结构不存在的JFET区域，因此可以缩小UMOS器件的单元尺寸以提高沟道密度(channel density)，可以进一步降低导通电阻，但另一方面，UMOS器件也因其结构的关系导致栅极漏极间电容(密勒电容)上升而使得开关速度变慢。

发明内容

因此，本发明的目的，即在提供一种功率半导体器件及其制作方法，以降低密勒电容。

根据本发明的优选实施例，本发明提供一种功率半导体器件，包含有一半导体基底，具有第一导电型；一外延层，位于所述半导体基底上且具有第一导电型；一离子阱，具有第二导电型且位于所述外延层中，其中所述离子阱具有一接面深度；一栅极沟槽，位于所述离子阱中，且所述栅极沟槽的深度小于所述接面深度；一凹陷沟槽，位于所述栅极沟槽的底部；一栅极氧化层，位于所述栅极沟槽表面并填满所述凹陷沟槽，如此构成一尖端凸出结构；一栅极，位于所述栅极沟槽内；以及一漏极延伸区，具有第一导电型，介于所述栅极沟槽与所述外延层之间并紧邻所述尖端凸出结构。

根据本发明的优选实施例，本发明提供一种功率半导体器件，包含有一半导体基底，具有第一导电型；一外延层，位于所述半导体基底上；一离子阱，具有第二导电型且位于所述外延层中，其中所述离子阱具有一接面深度；一栅极沟槽，位于所述离子井中；一栅极氧化层，位于所述栅极沟槽表面；一栅极，位于所述栅极沟槽内；以及一尖端延伸掺杂区，具有第一导电型且介于所述栅极沟槽与所述外延层之间。

为让本发明的上述目的、特征及优点能更明显易懂，下文特举优选实施方式并配合所附图式作详细说明如下。然而如下的优选实施方式与图式仅供参考与说明用，并非用来对本发明加以限制。

附图说明

图1至图8为依据本发明一实施例所绘示的晶体管器件的制造方法示意图。

图9例示出将牺牲氧化层刻蚀成间隙壁，再进行尖端离子注入工艺的作法。

图10至图15为依据本发明另一实施例所绘示的晶体管器件的制造方法示意图。

其中，附图标记说明如下：

10   半导体基底      22   源极掺杂区

11   外延层          30   层间介电层

12a  垫氧化层        32   阻障层

12b  硬掩膜层        34   金属层

14   牺牲氧化层      34a  接触件

14a  间隙壁          112  开口

15   尖端延伸掺杂区  122  栅极沟槽

15a  漏极延伸区      123  凹陷沟槽

15b  漏极延伸区      140  氧化层

18   栅极氧化层      140a 间隙壁

18a  尖端凸出结构    210  离子阱

20   多晶硅层        230  接触洞

20a  栅极            250  接触掺杂区

具体实施方式

请参阅图1至图8，其为依据本发明一实施例所绘示的晶体管器件的制造方法示意图。首先，如图1所示，提供一半导体基底10，例如N型重掺杂硅基底，可作为晶体管器件的漏极(drain)。接着，利用一外延工艺于半导体基底10上形成一外延层11，例如N型外延硅层。于外延层11表面形成一垫氧化层12a之后，接着，进行一离子注入工艺，于外延层11中形成一离子阱210，例如P型阱，其中离子阱210的接面深度为d1。

如图2所示，接着于外延层11上沉积一硬掩膜层12b，例如氮化硅层，然后，利用光刻、刻蚀等工艺于硬掩膜层12b中形成开112。接着利用干刻蚀工艺，经由硬掩膜层12b中的开112刻蚀离子阱210至一预定深度d2，如此形成栅极沟槽122，其中栅极沟槽122的预定深度d2须小于离子阱210的接面深度d1。