[发明专利]非易失性半导体存储装置

说明书

关联申请

本申请享有以日本专利申请2011-270210号（申请日：2011年12月9日）、日本专利申请2012-19885号（申请日：2012年2月1日）以及日本专利申请2012-100721号（申请日：2012年4月26日）为基础申请的优先权。本申请通过参照这些基础申请来包含基础申请的全部内容。

技术领域

实施方式涉及非易失性半导体存储装置。

背景技术

对作为非易失性半导体存储装置之一的闪存的数据写入通常通过反复包括编程工作和校验工作的写入循环实现。

其中在编程工作中，在NAND型闪存的情况下，对连接于选择存储单元的字线施加按每个写入循环升高的编程电压，并且对其他的至少一条字线施加使非选择存储单元接通的程度的通过电压。

但是，在这种情况下，非选择存储单元的控制栅与沟道的电位差会变大，其结果，有可能对连接于非选择位线的非选择存储单元进行误写入。

进而，近年来，非易失性半导体存储装置中，伴随其精细化，单元间干涉效应增大，存储单元的阈值分布扩展。另外，由于通过非易失性半导体存储装置的精细化使得存储单元的耐压有所下降，所以编程电压的上限下降，难以得到高电压的阈值分布。特别是在希望使1个存储单元存储多位的情况下，在变窄的阈值范围中，必须作成多个要扩展的倾向的阈值分布，所以写入的困难度增大。因而，阈值分布变窄成为问题。

发明内容

本发明的实施方式提供抑制了存储单元的阈值分布的扩大的非易失性半导体存储装置。

实施方式所涉及的非易失性半导体存储装置具备：单元阵列，其具有：相互交叉的位线及源线；使多个存储单元串联连接而成的单元串，所述存储单元包括配置于前述位线及源线间且具有控制栅及电荷蓄积层的晶体管；以及连接于前述单元串的各存储单元的控制栅的字线；以及数据写入部，其在数据写入时，反复执行写入循环，所述写入循环包括对选择的前述字线施加编程电压并且对其他的非选择的前述字线施加通过电压的编程工作；其中，在将第n次写入循环中使用的前述通过电压与第n+1次写入循环中使用的前述通过电压的差表示为ΔVn的情况下，在L<M成立的情况下，前述数据写入部使用成为ΔV（L-1）<ΔVL、ΔVL≤ΔV（M-1）且ΔV（M-1）<ΔVM的前述通过电压执行前述写入循环，其中L及M为整数。

实施方式所涉及的另一非易失性半导体存储装置具备：存储单元阵列，其具有：使多个具有控制栅及电荷蓄积层的存储单元串联连接而成的单元串；以及在第1方向将前述单元串的各存储单元的控制栅共同连接的多条字线；以及数据写入部，其在数据写入时，反复执行编程工作；其中，在将前述多条字线之中的选择的字线设为选择字线，将与前述选择字线相邻的字线分别设为第1相邻字线、第2相邻字线，将前述选择字线、前述第1相邻字线、前述第2相邻字线以外的任一字线设为第1非选择字线的情况下，前述数据写入部，在编程工作时，对前述选择字线施加编程电压，对前述第1相邻字线及第2相邻字线的至少一方施加第1通过电压，对第1非选择字线施加第2通过电压，在将第n次前述写入循环中使用的前述第1通过电压与第n+1次前述写入循环中使用的前述第1通过电压的差表示为ΔVn的情况下，在L<M成立的情况下，前述第1通过电压使ΔV（L-1）<ΔVL、ΔVL≤ΔV（M-1）且ΔV（M-1）<ΔVM成立，其中L及M为整数，前述第2通过电压是比前述第1通过电压的最低值高的电压。

实施方式所涉及的另一非易失性半导体存储装置具备：存储单元阵列，其具有多个存储单元以及用于控制前述存储单元的多条字线及多条位线；以及数据写入部，其对前述多条字线之中的第1字线施加1次以上的编程电压，在连接于前述第1字线的前述存储单元内写入数据，在连接于前述第1字线的存储单元内写入了前述数据后，对前述第1字线施加1次以上的追加电压；其中，前述数据写入部，在对连接于前述第1字线的存储单元的写入后进行对前述多条字线之中与前述第1字线不同的第2字线的写入的情况下，在连接于前述第2字线的前述存储单元内写入了数据后，将前述多条位线设定为非选择位线或选择位线，对前述第2字线施加前述追加电压。

根据本发明的实施方式，能够提供抑制了存储单元的阈值分布的扩大的非易失性半导体存储装置。

附图说明

图1是第1实施方式涉及的非易失性半导体存储装置的框图的一例。

图2是相同实施方式涉及的非易失性半导体存储装置的存储单元阵列的电路图的一例。